JPH01154191A - キャラクタデータ編集制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 キャラクタメモリから読出されたキャラクタデータ、を
処理してキャラクタパターンを回転させるか否か制御す
るキャラクタデータ編集制御方式に関し、 キャラクタパターンの回転処理を高速で実行させること
を目的とし、 複数のキャラクタデータを格納したキャラクタメモリと
、該キャラクタメモリから読出された１キャラクタデー
タの中の１ライン分毎のデータについてビット位置を反
転する反転回路と、該反転回路で反転された１ライン分
毎のデータを並列にセットして直列に出力するシフトレ
ジスタと、該シフトレジスタからの直列出力データをラ
イン対応に選択出力するセレクタと、該セレクタから選
択出力されたデータを書込むランダムアクセスメモリと
を備え、前記キャラクタメモリから読出された１キャラ
クタデータをそのまま前記ランダムアクセスメモリに書
込むか前記セレクタから選択出力されたデータとして書
込むかを制御して、キャラクタパターンをそのまま或い
は回転させるかを制御するように構成する。

〔産業上の利用分野〕

本発明は、キャラクタメモリから読出されたキャラクタ
データを処理してキャラクタパターンを回転させるか否
か制御するキャラクタデータ編集制御方式に関するもの
である。

複数のキャラクタデータを格納したリードオンリメモリ
等からなるキャラクタメモリから、所望のキャラクタデ
ータを読出して編集し、表示や印字等を行わせる方式が
知られている。このような方式に於いて、縦書きや横書
き等に対応してキャラクタパターンを回転させる必要が
生じ、簡単な処理で実行できることが要望されている。

〔従来の技術〕 リードオンリメモリ等からなるキャラクタメモリには、
１４ビツト構成のＪＩＳコード等に対応したアドレスに
、それぞれ１６Ｘ１６ドツト或いは２４Ｘ２４ドツト等
の構成のキャラクタデータが格納されている。そして、
読出アドレスに従った１キャラクタデータの１ライン分
毎に並列データとして読出される。

キャラクタメモリから読出されたキャラクタデータは、
編集用メモリ等の所定位置に書込まれて例えば１頁分の
文章等が構成される。この編集された内容は表示、印字
或いはメツセージとして伝送することができる。

このようなキャラクタメモリからキャラクタデータを読
出して編集する場合に、拡大、縮小１回転等の処理を行
う場合がある。例えば、拡大処理は、キャラクタパター
ンを構成するドツト間の補間を行うことになり、又縮小
処理は、キャラクタパターンを構成するドツトの間引を
行うことになる。又回転処理は、キャラクタデータの１
ライン分毎の書込アドレスを演算して編集用メモリに順
次書込むことになる。そのアドレス演算や前述の拡大、
縮小処理は、ソフトウェアにより行われるものである。

〔発明が解決しようとする問題点〕

前述のように、キャラクタデータの編集を行う場合のキ
ャラクタパターンの回転は、ソフトウェアによるアドレ
ス演算によって行うものであるから、ソフトウェアが複
雑となると共に、アドレス演算に要する時間が長くなる
欠点があり、キャラクタパターンを回転した後、拡大、
縮小処理が行われるものであるから、編集処理に要する
時間が長くなるものであった。

本発明は、キャラクタパターンの回転処理を高速で実行
させることを目的とするものである。

〔問題点を解決するための手段〕

本発明のキャラクタデータ編集制御方式は、ハードウェ
アによってキャラクタパターンの回転処理を高速で実行
するものであり、第１図を参照して説明する。

複数のキャラクタデータを格納したキャラクタメモリｌ
と、このキャラクタメモリ１から読出された１キャラク
タデータの中の１ライン分毎のデータについて上位と下
位との位置を反転するようにビット位置を反転する反転
回路２と、この反転回路２で反転された１ライン分毎の
データを並列にセットして直列に出力するシフトレジス
タ３と、このシフトレジスタ３からの直列出力データを
ライン対応に選択出力するセレクタ４と、このセレクタ
４から選択出力されたデータを書込むランダムアクセス
メモリ５とを備え、キャラクタメモリ１から読出された
１キャラクタデータをそのままランダムアクセスメモリ
５に書込むか、セレクタ４から選択出力されたデータを
書込むかを制御して、キャラクタパターンをそのまま或
いは回転させるかを制御するものである。

〔作用〕

キャラクタメモリ１から読−出される１キャラクタデー
タは、１ライン分毎に並列データとして読出される。そ
して、この並列データは反転回路２により反転され、例
えば、上位ピッ）　（ＭＳＢ）は下位ビット（Ｌ　Ｓ　
Ｂ）位置に、下位ビット（ＬＳＢ）は上位ピッｌ−（Ｍ
ＳＢ）位置になるように反転される。従って、キャラク
タパターンに於ける例えば最上位ラインの左端位置のド
ツトデータは、右端に相当する位置に変換され、右端位
置のドツトデータは、左端に相当する位置に変換される
。

そして、シフトレジスタ３により並列データが直列デー
タに変換され、前記キャラクタパターンに於ける最上位
ラインの左端位置のドツトデータから順次出力される状
態となる。この直列出力データはセレクタ４によりラン
ダムアクセスメモリ５のライン対応に選択出力される。

前記キャラクタパターンの最上位ラインのデータについ
ては、ランダムアクセスメモリ５の左端側として選択出
力される。

従って、前記キャラクタパターンの最上位ラインの左端
位置のドツトデータは、ランダムアクセスメモリ５の左
下位置に書込まれ、前記最上位ラインの右端位置のドツ
トデータは、ランダムアクセスメモリ５の左上位置に書
込まれる。同様にして、前記キャラクタパターンの最下
位ラインの左端位置のドツトデータは、ランダムアクセ
スメモリ５の右下位置に書込まれ、前記最下位ラインの
右端位置のドツトデータは、ランダムアクセスメモリ５
の右上位置に書込まれる。

即ち、ランダムアクセスメモリ５の内容のキャラクタパ
ターンは、キャラクタメモリ１上のキャラクタパターン
を左方向に９０度回転したものとなる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、１１はキ
ャラクタコードを読出アドレスとしてセントするアドレ
スレジスタ、１２は複数のキャラクタデータをキャラク
タコードをアドレスとして格納したキャラクタメモリ　
（ＲＯＭ）　、１３は各種のタイミング信号を出力する
タイミング回路、１４は書込アドレス回路、１５は上位
下位分割回路、１６は非反転回路、１７は反転回路、１
８はシフトレジスタ、１９はセレクタ、２０はランダム
アクセスメモリ　（ＲＡＭ）である。

アドレスレジスタ１１に、例えば、７＋７ビツト構成の
ＪＩＳ等のキャラクタコードが、図示を省略したキーボ
ード或いは制御回路から、キャラクタメモリ１２の読出
アドレスとしてセットされる。又キャラクタメモリ１２
は、例えば、１６Ｘ１６ドツト構成のキャラクタデータ
が格納されたリードオンリメモリ　（ＲＯＭ）により構
成され、タイミング回路１３からのチップイネーブル信
号＊ＣＥが読出信号として加えられ、アドレスレジスタ
１１にセットされた読出アドレスによって指定されたア
ドレスのキャラクタデータが、１６ビツト並列に１６ラ
イン分順次読出される。

又上位下位分割回路１５は、８ビツト処理を行う為に、
キャラクタメモリ１２から読出された１ライン分毎の１
６ビツトの並列データを、上位８ビツトと下位８ビツト
に分割するものである。

又図示を省略したキーボード或いは制御回路から、キャ
ラクタパターンを回転させるか否かを制御する制御信号
ＣＮＴが書込アドレス回路１４と反転回路１７とに加え
られ、又制御信号＊ＣＮＴが非反転回路１６に加えられ
る。制御信号ＣＮＴを“１”として、キャラクタパター
ンを回転させる場合、制御信号＊ＣＮＴは“０”となる
から、非反転回路１６は閉じたゲート回路となる。又反
転回路１７は、上位ピッ１−ＭＳＢと下位ビットＬＳＢ
とが反対の位置となるように８ビット並列データを反転
してシフトレジスタ１８に加える。又制御信号ＣＮＴが
“Ｏ”の場合は、反転回路１７は閉じたゲート回路と同
様になり、又非反転回路１６は開いたゲート回路と同様
になって、上位下位分割回路１５で分割された８ビツト
の並列データがそのままランダムアクセスメモリ２０に
加えられる。

シフトレジスタ１８は、８ビツトの並列データがセット
され、タイミング回路１３からのシフトクロックＳＣＫ
により順次シフトして直列データとしてセレクタ１９に
加える。セレクタ１９は、ランダムアクセスメモリ２０
のライン対応に直列データを選択出力するものである。

書込アドレス回路１４は、タイミング回路１３からのク
ロックＣＫ及びシフトクロックＳＣＫが加えられ、制御
信号ＣＮＴが“０”の時、クロックＣＫをカウントアツ
プして、非反転回路１６を介してランダムアクセスメモ
リ２０に加えられる８ビツトの並列データに従った書込
アドレスを発生してランダムアクセスメモリ２０に加え
るもので、例えば、キャラクタメモリ１２上のキャラク
タパターンの「あ」は、そのままランダムアクセスメモ
リ２０に書込まれる。

又制御信号が“１”の時、クロックＧＫ及びシフトクロ
ックＳＣＫを用いて、セレクタ１９から選択出力される
１ビツト対応にランダムアクセスメモリ２０に書込む書
込アドレスを発生するもので、例えば、キャラクタメモ
リ１２上のキャラクタパターンの「あ」は、左方向に９
０度回転されて、図示のようにランダムアクセスメモリ
２０に書込まれることになる。

第３図は本発明の実施例の動作説明図であり、各部の信
号のタイミングを示すものである。同図に於ける（ａ）
は１キャラクタデータのライン対応の読出アドレス、Ｔ
ｂ）はチップイネーブル信号＊ＣＥ、（Ｃ）はｌキャラ
クタデータのライン対応の並列読出データを示す。即ち
、（ｂ）に示すチップイネーブル信号＊ＣＥが“１”と
なることにより、読出アドレスに従って１６ビツトの並
列データがキャラクタメモリ１２から読出される。

又（ｄ）は（ｂ）のチップイネーブル信号＊ＣＥを拡大
して示すものであり、又（ｅｌはタイミング回路１３か
ら書込アドレス回路１４に加えるクロックＣＫ、（ｆ）
はタイミング回路１３から書込アドレス回路１４及びシ
フトレジスタ１８に加えるシフトクロックＳＣＫを示す
。即ち、チップイネーブル信号＊ＣＥがθ″となる毎に
ライン対応の１６ビツトのデータが並列に読出され、ク
ロックＧＫを書込アドレス回路１４がカウントアツプし
て、ランダムアクセスメモリ２０のライン対応の書込ア
ドレスを形成することになる。

又（幻は（ｆ）のシフトクロックＳＣＫを拡大して示す
ものであり、又（ｈ）はクロックＣＫ、（ｉ）はシフト
レジスタ１８に加えられる８ビット並列データ、０）は
シフトレジスタ１８から出力される直列データを示す。

即ち、反転回路１７により上位ビットＭＳＢと下位ピッ
）ＬＳＢとの位置が入れ替わるように反転された（ｉｌ
に示す８ビツトの並列データが、（ｈ）に示すクロック
ＣＫの立上り時点の（幻に示すシフトクロックＳＣＫの
ＬＤで示すパルスをロードパルスとしてシフトレジスタ
１８にロードされ、次のシフトクロックＳＣＫにより、
０）に示すように、データＤ０〜Ｄ７が順次直列に出力
される。

又（ｋ）は（ｅ）、　（ｈ）に示すクロックＣＫ、（１
）は制御信号ＣＮＴが“０”の時の書込アドレスで、ク
ロックＧＫに従って歩進される。又（ｍ）は制御信号Ｃ
ＮＴが１”の時の書込アドレスで、シフトクロックＳＣ
Ｋに従って歩進される。

第４図はキャラクタパターンの一例の「あ」の説明図で
あり、キャラクタコードにより指定されると、キャラク
タメモリ１２からは、ライン上１〜Ｌ１６対応に１６ビ
ツトＤ０〜Ｉ）ｔｓが読出されて、上位下位分割回路１
５により上位ビットＤｅ〜Ｄｉ５と下位ビットＤ０〜Ｄ
７とに分割される。

なお、括弧内は上位ビットＤ８〜Ｉ）ｔｓと下位ビット
Ｄ０〜Ｄ７とに分割して、割当てたアドレスを示し、（
１）から（３２）のアドレスの順序或いはその逆の順序
で処理される。

制御信号ＣＮＴが“０”の時、キャラクタパターン「あ
」は、ランダムアクセスメモリ２０に、第５図に示すよ
うに、上位ビットＤ８〜ＤＩ５と、下位ビットＤ０〜Ｄ
７とが、Ｄ０〜Ｄ７としてそられのアドレス対応に書込
まれる。そして、編集部へは、そのアドレスの順序或い
はその逆の順序で読出されて転送されるから、上位ピッ
）Ｄａ〜ＤＩＳと、下位ビットＤ０〜Ｄ７とを組合せる
ことにより、キャラクタメモリ１２上のキャラクタパタ
ーンが再現される。

又制御信号ＣＮＴが“１”の時、キャラクタパターン「
あ」は、ランダムアクセスメモリ２０には、第６図に示
すように、縦横変換された状態で書込まれる。例えば、
キャラクタメモリ１２上のキャラクタパターンのアドレ
ス（１）のデータは、ランダムアクセスメモリ２０のデ
ータＤ７として、そのアドレス（１７）〜（２４）に書
込まれ、又アドレス（２）のデータは、ランダムアクセ
スメモリ２０のデータＤ７としてアドレス（１）〜（８
）に書込まれる。

上位ビットと下位ビットとに分割しないで処理する場合
は、キャラクタメモリ１２上のキャラクタパターンの左
上位置のデータが、ランダムアクセスメモリ２０では左
下に、又右上位置のデータは左上になるように変換され
てランダムアクセスメモリ２０に書込まれる。

このランダムアクセスメモリ２０に書込まれたデータを
、そのアドレス（１）から順に或いはその逆の順序で読
出して編集部へ転送することにより、編集部では左方向
に９０度回転したキャラクタ「あ」を再現することがで
きる。

前述の実施例は、１キヤラクタパターンが１６×１６ド
ツト構成の場合を示し、８ビツトに分割して処理する場
合を示すものであるが、１６ビツトをそのまま処理する
ことも可能である。又更に細分割して例えば４ビツト毎
に処理することも可能である。又２４Ｘ２４ドツト構成
、３６Ｘ３６ドツト構成等のキャラクタパターンについ
ても同様に適用することができるものである。

〔発明の効果〕

以上説明したように、本発明は、反転回路２とシフトレ
ジスタ３とセレクタ４とランダムアクセスメモリ５とを
備え、キャラクタパターンを回転させる場合は、キャラ
クタメモリｌから読出された１キャラクタデータの１ラ
イン分毎のデータについて反転回路２で反転し、その並
列データをシフトレジスタ３により直列データに変換し
てセレ）　、ケイ。加え、う、ダエアウヤユ、工’Ｊ　
５　（７）　’ｙイン対応に選択出力するもので、ハー
ドウェアによりキャラクタパターンの回転処理を行うも
のであるから、高速処理が可能となる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は本発明の実施例の動作説明図、
第４図はキャラクタパターンの説明図、第５図は非回転
時のランダムアクセスメモリ上のキャラクタパターンの
説明図、第６図は回転時のランダムアクセスメモリ上の
キャラクタパターンの説明図である。 １はキャラクタメモリ、２は反転回路、３はシフトレジ
スタ、４はセレクタ、５はランダムアクセスメモリ　（
ＲＡＭ）　、１１はアドレスレジスタ、１２はキャラク
タメモリ　（ＲＯＭ）　、１’３はタイミング回路、１
４は書込アドレス回路、１５は上位下位分割回路、１６
は非反転回路、１７は反転回路、１８はシフトレジスタ
、１９はセレクタ、２０はランダムアクセスメモリ　（
ＲＡＭ）である。

Claims (1)

1. 【特許請求の範囲】 複数のキャラクタデータを格納したキャラクタメモリ（
   １）と、 該キャラクタメモリ（１）から読出された１キャラクタ
   データの中の１ライン分毎のデータについてビット位置
   を反転する反転回路（２）と、該反転回路（２）で反転
   された１ライン分毎のデータを並列にセットして直列に
   出力するシフトレジスタ（３）と、 該シフトレジスタ（３）からの直列出力データをライン
   対応に選択出力するセレクタ（４）と、該セレクタ（４
   ）から選択出力されたデータを書込むランダムアクセス
   メモリ（５）とを備え、前記キャラクタメモリ（１）か
   ら読出された１キャラクタデータをそのまま前記ランダ
   ムアクセスメモリ（５）に書込むか前記セレクタ（４）
   から選択出力されたデータとして書込むかを制御して、
   キャラクタパターンをそのまま或いは回転させるかを制
   御する ことを特徴とするキャラクタデータ編集方式。