JPH01158597A - 電子式キャッシュレジスタ - Google Patents
電子式キャッシュレジスタInfo
- Publication number
- JPH01158597A JPH01158597A JP31700687A JP31700687A JPH01158597A JP H01158597 A JPH01158597 A JP H01158597A JP 31700687 A JP31700687 A JP 31700687A JP 31700687 A JP31700687 A JP 31700687A JP H01158597 A JPH01158597 A JP H01158597A
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- processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電子式キャッシュレジスタに関する。
［従来の技術］
電子式キャッシュレジスタのなかには、ダイナミックＲ
ＡＭ（以下ＤＲＡＭと略称する）を内蔵し、電源投入時
にフロッピーディスクやハードメモリなどに記憶保持さ
れた処理プログラムをＤＲＡＭ上に書込むことにより、
レジスタとしての各種業務処理を可能としたものがある
。上記のように外部記憶装置に保持されたプログラムを
ＤＲＡＭ上に書込む処理をイニシャル・プログラム・ロ
ーディング（ＩＰＬ）処理と称し、従来の電子式キャッ
シュレジスタにおいては電源が投入されると必ずＩＰＬ
処理を実行していた。
ＡＭ（以下ＤＲＡＭと略称する）を内蔵し、電源投入時
にフロッピーディスクやハードメモリなどに記憶保持さ
れた処理プログラムをＤＲＡＭ上に書込むことにより、
レジスタとしての各種業務処理を可能としたものがある
。上記のように外部記憶装置に保持されたプログラムを
ＤＲＡＭ上に書込む処理をイニシャル・プログラム・ロ
ーディング（ＩＰＬ）処理と称し、従来の電子式キャッ
シュレジスタにおいては電源が投入されると必ずＩＰＬ
処理を実行していた。
これは電源オフによりＣＰＵがリセットされるとＤＲＡ
Ｍにおけるメモリ内容が壊れるためである。
Ｍにおけるメモリ内容が壊れるためである。
［発明が解決しようとする問題点］
上述したように従来のこの種電子式キャッシュレジスタ
においては、電源が投入されてＣＰｔＪがセットされる
毎にＩＰＬ処理を行なっていた。
においては、電源が投入されてＣＰｔＪがセットされる
毎にＩＰＬ処理を行なっていた。
このため、通常の登録処理時に電源電圧の変動による短
時間の停電状態いわゆる瞬停が発生してＣＰｔＪがリセ
ットされた場合においても、停電状態が解除されたとき
に必ずＩＰＬ処理を行なうが、このＩＰＬ処理の最中は
登録業務を行なえないため処理効率が低下する上、客を
待たけてしまうおそれがあった。
時間の停電状態いわゆる瞬停が発生してＣＰｔＪがリセ
ットされた場合においても、停電状態が解除されたとき
に必ずＩＰＬ処理を行なうが、このＩＰＬ処理の最中は
登録業務を行なえないため処理効率が低下する上、客を
待たけてしまうおそれがあった。
そこで本発明は、瞬停が発生した場合にＤＲＡＭを一定
時間バツクアップすることができ、停電復帰時における
ＩＰＬ処理を不要とし得、処理効率の向上をはかり得る
とともにサービス性を高め得る電子式キャッシュレジス
タを提供しようとするものである。
時間バツクアップすることができ、停電復帰時における
ＩＰＬ処理を不要とし得、処理効率の向上をはかり得る
とともにサービス性を高め得る電子式キャッシュレジス
タを提供しようとするものである。
［問題点を解決するための手段］
本発明は、第１図に示すように、ＣＰＵ１にバスライン
２を介してＲＯＭ３．データ用ＲＡＭ４およびＤＲＡＭ
５を接続してなる制御部本体６を内蔵し、ＤＲＡＭ５に
外部記憶装置７に保持された処理プログラムをＩＰＬ処
理によって記憶させることにより動作する電子式キャッ
シュレジスタにおいて、ｃｐｕｉがリセットされたとき
のＤＲＡＭ５の記憶動作をバックアップするバックアッ
プ手段８と、このバックアップ手段８により行なわれた
バックアップ処理が有効であるか否かを判定するバック
アップ判定手段つと、０Ｐ（Ｊｌがセットされたときに
バックアップ判定手段９によりバックアップ無効が判定
されればＩＰＬ処理を行なうように制御し、バックアッ
プ有効が判定されればＩＰＬ処理を行なわないように制
御するＩＰＬ処理制御手段１０とを備えたものである。
２を介してＲＯＭ３．データ用ＲＡＭ４およびＤＲＡＭ
５を接続してなる制御部本体６を内蔵し、ＤＲＡＭ５に
外部記憶装置７に保持された処理プログラムをＩＰＬ処
理によって記憶させることにより動作する電子式キャッ
シュレジスタにおいて、ｃｐｕｉがリセットされたとき
のＤＲＡＭ５の記憶動作をバックアップするバックアッ
プ手段８と、このバックアップ手段８により行なわれた
バックアップ処理が有効であるか否かを判定するバック
アップ判定手段つと、０Ｐ（Ｊｌがセットされたときに
バックアップ判定手段９によりバックアップ無効が判定
されればＩＰＬ処理を行なうように制御し、バックアッ
プ有効が判定されればＩＰＬ処理を行なわないように制
御するＩＰＬ処理制御手段１０とを備えたものである。
［作用］
このような手段を講じた電子式キャッシュレジスタであ
れば、瞬停等によりＣＰＵがリセットされるとバックア
ップ手段によりＤＲＡＭがバックアップされる。そして
、停電が復帰するとバックアップ判定手段によりＤＲＡ
Ｍに対するバックアップ処理の有効／無効が判定され、
バックアップ無効であればＤＲＡＭ内の処理プログラム
が破壊されているのでＩＰＬ処理を実行して外部記憶装
置に保持された処理プログラムをＤＲＡＭに記憶させる
。これに対し、バックアップ有効であればＤＲＡＭ内の
処理プログラムが破壊されていないのでＩＰＬ処理を実
行しない。
れば、瞬停等によりＣＰＵがリセットされるとバックア
ップ手段によりＤＲＡＭがバックアップされる。そして
、停電が復帰するとバックアップ判定手段によりＤＲＡ
Ｍに対するバックアップ処理の有効／無効が判定され、
バックアップ無効であればＤＲＡＭ内の処理プログラム
が破壊されているのでＩＰＬ処理を実行して外部記憶装
置に保持された処理プログラムをＤＲＡＭに記憶させる
。これに対し、バックアップ有効であればＤＲＡＭ内の
処理プログラムが破壊されていないのでＩＰＬ処理を実
行しない。
［実施例］
以下、本発明の一実施例を図面を参照しながら説明する
。
。
第２図は本実施例における電子式キャッシュレジスタの
構成を示すブロック図である。ＣＰＩＪ２０は演算回路
、メモリ制御回路等を内蔵し、電源２１からの所定電圧
供給により起動する。そして、ＣＰＵ２０は各種入力デ
ータに基いて所定の演算処理を行なうとともにバスライ
ン２２を介して起動時のプログラムなどを記憶したＲＯ
Ｍ２３、販売商品の販売データを登録処理するためのメ
モリなどを有するＲＡＭ２４、および「登録」 ［精算
」「設定」等の電子式キャッシュレジスタとしての業務
を実行するのに必要な処理プログラムを記憶するＤＲＡ
Ｍ２５を動作させる。
構成を示すブロック図である。ＣＰＩＪ２０は演算回路
、メモリ制御回路等を内蔵し、電源２１からの所定電圧
供給により起動する。そして、ＣＰＵ２０は各種入力デ
ータに基いて所定の演算処理を行なうとともにバスライ
ン２２を介して起動時のプログラムなどを記憶したＲＯ
Ｍ２３、販売商品の販売データを登録処理するためのメ
モリなどを有するＲＡＭ２４、および「登録」 ［精算
」「設定」等の電子式キャッシュレジスタとしての業務
を実行するのに必要な処理プログラムを記憶するＤＲＡ
Ｍ２５を動作させる。
また、販売商品の商品コード、販売金額等を入力するた
めのキーボード２６からのキー信号を入力してＣＰＬＪ
２１にて処理可能なキーコードに変換するキーボード
コントローラ２７、販売商品の販売金額１合計金額等を
表示する表示器２８を駆動制御する表示コントローラ２
つ、レシートおよびジャーナルに印字を行なうプリンタ
３０を駆動制御するプリンタコントローラ３１、現金等
を収納するためのドロワ３２に開放信号を出力する入出
力ボート３３、フロッピーディスクに対して情報の読取
りおよび書込みを行なうＦＤＤ （フロッピーディスク
・ドライ゛プ）装置３４を駆動制御するＦＤＤコントロ
ーラ３５、および入出力ボート３６が前記バスライン２
２を介してＣＰｔＪ２０に接続されている。
めのキーボード２６からのキー信号を入力してＣＰＬＪ
２１にて処理可能なキーコードに変換するキーボード
コントローラ２７、販売商品の販売金額１合計金額等を
表示する表示器２８を駆動制御する表示コントローラ２
つ、レシートおよびジャーナルに印字を行なうプリンタ
３０を駆動制御するプリンタコントローラ３１、現金等
を収納するためのドロワ３２に開放信号を出力する入出
力ボート３３、フロッピーディスクに対して情報の読取
りおよび書込みを行なうＦＤＤ （フロッピーディスク
・ドライ゛プ）装置３４を駆動制御するＦＤＤコントロ
ーラ３５、および入出力ボート３６が前記バスライン２
２を介してＣＰｔＪ２０に接続されている。
上記入出力ボート３６には、前記ＣＰＵ２０からのリセ
ット信号により前記ＤＲＡＭ２５の記憶動作をバックア
ップするバックアップ回路３７のバックアップ処理が有
効であるか無効であるかを判定するバックアップ検出器
３８の検出信号を入力するものである。また、ＦＤＤ装
置３４により情報が読取られるフロッピーディスクには
前記ＤＲＡＭ２５に書込まれる所要の処理プログラムが
記録されている。
ット信号により前記ＤＲＡＭ２５の記憶動作をバックア
ップするバックアップ回路３７のバックアップ処理が有
効であるか無効であるかを判定するバックアップ検出器
３８の検出信号を入力するものである。また、ＦＤＤ装
置３４により情報が読取られるフロッピーディスクには
前記ＤＲＡＭ２５に書込まれる所要の処理プログラムが
記録されている。
しかして、前記ＣＰＵ２０は電＋１１２１からの所定電
圧供給により起動し、ＲＯＭ２３内の起動プログラムに
したがって第３図に示す処理を実行する。すなわち、先
ずＳＴ１として所定の初期化処理を実行する。次に、Ｓ
Ｔ２として入出力ボート３６をスキャンし、バックアッ
プ検出器３８からの検出出力を読込む。そして、ＳＴ３
としてバックアップ回路３７によるＤＲＡＭ２５のバッ
クアップが無効であればＤＲＡＭ２５内の処理プログラ
ムが破壊されていると判断できるのでＲＡＭ２４上のＩ
ＰＬ処理終了フラグをリセットしてからＩＰＬ処理を実
行する。すなわち、ＦＤＤコントローラ３５を制御して
ＦＤＤ装置３４を駆動し、フロッピーディスクに記録さ
れている処理プログラムを読取ってＤＲＡＭ２５に記憶
させる。しかる後、ＲＡＭ２４上にＩＰＬ処理フラグを
セットして通常の処理に移行する。
圧供給により起動し、ＲＯＭ２３内の起動プログラムに
したがって第３図に示す処理を実行する。すなわち、先
ずＳＴ１として所定の初期化処理を実行する。次に、Ｓ
Ｔ２として入出力ボート３６をスキャンし、バックアッ
プ検出器３８からの検出出力を読込む。そして、ＳＴ３
としてバックアップ回路３７によるＤＲＡＭ２５のバッ
クアップが無効であればＤＲＡＭ２５内の処理プログラ
ムが破壊されていると判断できるのでＲＡＭ２４上のＩ
ＰＬ処理終了フラグをリセットしてからＩＰＬ処理を実
行する。すなわち、ＦＤＤコントローラ３５を制御して
ＦＤＤ装置３４を駆動し、フロッピーディスクに記録さ
れている処理プログラムを読取ってＤＲＡＭ２５に記憶
させる。しかる後、ＲＡＭ２４上にＩＰＬ処理フラグを
セットして通常の処理に移行する。
一方、ＳＴ３においてバックアップ回路３７によるＤＲ
ＡＭ２５のバックアップが有効であると、瞬停の間はバ
ックアップが正常に行なわれてＤＲＡＭ２５内の処理プ
ログラムが破壊されていないと判断できるので、ＲＡＭ
２４上にＩＰＬ処理終了フラグがセットされているか否
かを判断し、セットされていればそのまま通常の処理に
移行する。これに対し、ＩＰＬ処理終了フラグがリセッ
トされていればバックアップが行なわれていてもＩＰＬ
処理途中で瞬停が発生したと判断されるのでＩＰＬ処理
を実行し、ＩＰＬ処理終了フラグをセットしてから通常
の処理に移行する。
ＡＭ２５のバックアップが有効であると、瞬停の間はバ
ックアップが正常に行なわれてＤＲＡＭ２５内の処理プ
ログラムが破壊されていないと判断できるので、ＲＡＭ
２４上にＩＰＬ処理終了フラグがセットされているか否
かを判断し、セットされていればそのまま通常の処理に
移行する。これに対し、ＩＰＬ処理終了フラグがリセッ
トされていればバックアップが行なわれていてもＩＰＬ
処理途中で瞬停が発生したと判断されるのでＩＰＬ処理
を実行し、ＩＰＬ処理終了フラグをセットしてから通常
の処理に移行する。
このように構成された本実施例の電子式キャッシュレジ
スタにおいては、ＦＤＤ装置３４に所要の処理プログラ
ムが記録されたフロッピーディスクが装填された状態で
、電源２１が投入されるとＣＰＵ２０によりＩＰＬ処理
が実行され、フロッピーディスク内の処理プログラムが
読取られてＤＲＡＭ２５に記憶される。このとき、ＤＲ
ＡＭ２５への書込みが正常に終了するとＲＡＭ２４上に
ＩＰＬ処理終了フラグがセットされる。しかる後、通常
の１登録」 「精算」 「設定」などの電子式キャッシ
ュレジスタとしての業務処理が可能となる。
スタにおいては、ＦＤＤ装置３４に所要の処理プログラ
ムが記録されたフロッピーディスクが装填された状態で
、電源２１が投入されるとＣＰＵ２０によりＩＰＬ処理
が実行され、フロッピーディスク内の処理プログラムが
読取られてＤＲＡＭ２５に記憶される。このとき、ＤＲ
ＡＭ２５への書込みが正常に終了するとＲＡＭ２４上に
ＩＰＬ処理終了フラグがセットされる。しかる後、通常
の１登録」 「精算」 「設定」などの電子式キャッシ
ュレジスタとしての業務処理が可能となる。
今、例えば「登録」業務を実行中に電１１！２１の電圧
が低下してＣＰＵ２０がリセットしたとする。
が低下してＣＰＵ２０がリセットしたとする。
そうすると、ＣＰＬＪ２０からのリセット信号によりバ
ックアップ回路３７が動作し、ＤＲＡＭ２５内の処理プ
ログラムは確保される。ただし、バックアップ時間は限
られており、この一定時間を経過するとＤＲＡＭ２５内
の処理プログラムは破壊される。そして、上記バックア
ップ回路３７によるバックアップ処理が有効であるか無
効であるかはバックアップ検出器３８によって検出され
ている。したがって、短時間で停電ｆｉｌが復帰するい
わゆる瞬停であり、バックアップ検出器３８からの出力
がバックアップ有効であればＣＰＵ２０においてＤＲＡ
Ｍ２５内の処理プログラムが保持されていると判断され
、ＩＰＬ処理が省略される。
ックアップ回路３７が動作し、ＤＲＡＭ２５内の処理プ
ログラムは確保される。ただし、バックアップ時間は限
られており、この一定時間を経過するとＤＲＡＭ２５内
の処理プログラムは破壊される。そして、上記バックア
ップ回路３７によるバックアップ処理が有効であるか無
効であるかはバックアップ検出器３８によって検出され
ている。したがって、短時間で停電ｆｉｌが復帰するい
わゆる瞬停であり、バックアップ検出器３８からの出力
がバックアップ有効であればＣＰＵ２０においてＤＲＡ
Ｍ２５内の処理プログラムが保持されていると判断され
、ＩＰＬ処理が省略される。
これに対し、停電が長時間となりバックアップ検出器３
８からの出力がバックアップ無効であれば、停電復帰時
にＣＰＵ２０においてＤＲＡＭ２５内の処理プログラム
が破壊されていると判断され、ＩＰＬ処理が実行される
。
８からの出力がバックアップ無効であれば、停電復帰時
にＣＰＵ２０においてＤＲＡＭ２５内の処理プログラム
が破壊されていると判断され、ＩＰＬ処理が実行される
。
このように本実施例によれば、ＤＲＡＭ２５に対するバ
ックアップ回路３７を設けたので、通常の処理実行中に
瞬停が発生してもＤＲＡＭ２５に記憶された処理プログ
ラムをバックアップ回路３７によってバックアップする
ことができる。そしてこのバックアップ処理が有効であ
る否かをバックアップ検出器３８によって検出し、この
検出出力によりバックアップ有効であれば停電復帰時に
おけるＩＰＬ処理を省略するようにしたので、例えば「
登録」業務中に瞬停が発生してもバックアップが有効で
あればＩＰＬ処理のために客を待たせるようなおそれは
なくなり、処理効率を嵩めることができる。また逆にバ
ックアップ無効であればＩＰＬ処理を実行するので、電
子式キャッシュレジスタとしての安定した動作を常に保
証できる。
ックアップ回路３７を設けたので、通常の処理実行中に
瞬停が発生してもＤＲＡＭ２５に記憶された処理プログ
ラムをバックアップ回路３７によってバックアップする
ことができる。そしてこのバックアップ処理が有効であ
る否かをバックアップ検出器３８によって検出し、この
検出出力によりバックアップ有効であれば停電復帰時に
おけるＩＰＬ処理を省略するようにしたので、例えば「
登録」業務中に瞬停が発生してもバックアップが有効で
あればＩＰＬ処理のために客を待たせるようなおそれは
なくなり、処理効率を嵩めることができる。また逆にバ
ックアップ無効であればＩＰＬ処理を実行するので、電
子式キャッシュレジスタとしての安定した動作を常に保
証できる。
なお、本発明は前記実施例に限定されるものではない。
例えば、前記実施例では外部記憶装置としてＦＤＤ装置
を使用し、処理プログラムの選択をフロッピーディスク
によって行なう場合を示したが、ＦＤＤ装置以外にハー
ドディスクメモリなどを接続し、デイツプスイッチによ
り外部記憶装置を選択してＩＰＬ５！！ＸＩＩを実行す
ることにより処理プログラムを選択するようにしてもよ
い。また、電子式キャッシュレジスタを上位機種コンピ
ュータなどに接続し、このコンピュータからのダウンラ
インローディングによりＩＰＬ処理を実行するものであ
ってもよい。このほか、本発明の要旨を逸脱しない範囲
で種々変形実施可能であるのは勿論である。
を使用し、処理プログラムの選択をフロッピーディスク
によって行なう場合を示したが、ＦＤＤ装置以外にハー
ドディスクメモリなどを接続し、デイツプスイッチによ
り外部記憶装置を選択してＩＰＬ５！！ＸＩＩを実行す
ることにより処理プログラムを選択するようにしてもよ
い。また、電子式キャッシュレジスタを上位機種コンピ
ュータなどに接続し、このコンピュータからのダウンラ
インローディングによりＩＰＬ処理を実行するものであ
ってもよい。このほか、本発明の要旨を逸脱しない範囲
で種々変形実施可能であるのは勿論である。
［発明の効果１
以上詳述したように、本発明によれば、瞬停が発生した
場合にＤＲＡＭを一定時間バツクアップすることができ
、停電復帰時におけるＩＰＬ処理を不要とし得、処理効
率の向上をはかり得るとともにサービス性を高め得る電
子式キャッシュレジスタを提供できる。
場合にＤＲＡＭを一定時間バツクアップすることができ
、停電復帰時におけるＩＰＬ処理を不要とし得、処理効
率の向上をはかり得るとともにサービス性を高め得る電
子式キャッシュレジスタを提供できる。
第１図は本発明の電子式キャッシュレジスタを機能的に
示すブロック図、第２図は本発明の一実施例における電
子式キャッシュレジスタの構成を示すブロック図、第３
図は同実施例におけるＣＰＵのメイン処理を示す流れ図
である。 ２０・・・ＣＰＵ、２１・・・Ｎ源、２５・・・Ｄ（ダ
イナミック）ＲＡＭ、３４・・・ＦＤＤ （フロッピー
ディスクドライブ）装置、３７・・・バックアップ回路
、３８・・・バックアップ検出器。 出願人代理人 弁理士 鈴江武彦
示すブロック図、第２図は本発明の一実施例における電
子式キャッシュレジスタの構成を示すブロック図、第３
図は同実施例におけるＣＰＵのメイン処理を示す流れ図
である。 ２０・・・ＣＰＵ、２１・・・Ｎ源、２５・・・Ｄ（ダ
イナミック）ＲＡＭ、３４・・・ＦＤＤ （フロッピー
ディスクドライブ）装置、３７・・・バックアップ回路
、３８・・・バックアップ検出器。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- ＣＰＵにバスラインを介してＲＯＭ、データ用ＲＡＭ
およびダイナミックＲＡＭを接続してなる制御部本体を
内蔵し、前記ダイナミックＲＡＭに外部記憶装置に保持
された処理プログラムをＩＰＬ（イニシャル・プログラ
ム・ローディング）処理によって記憶させることにより
動作する電子式キャッシュレジスタにおいて、前記ＣＰ
Ｕがリセットされたときの前記ダイナミックＲＡＭの記
憶動作をバックアップするバックアップ手段と、このバ
ックアップ手段により行なわれたバックアップ処理が有
効であるか否かを判定するバックアップ判定手段と、前
記ＣＰＵがセットされたときに前記バックアップ判定手
段によりバックアップ無効が判定されればＩＰＬ処理を
行なうように制御し、バックアップ有効が判定されれば
ＩＰＬ処理を行なわないように制御するＩＰＬ処理制御
手段とを具備したことを特徴とする電子式キャッシュレ
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317006A JPH07101471B2 (ja) | 1987-12-15 | 1987-12-15 | 電子式キャッシュレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317006A JPH07101471B2 (ja) | 1987-12-15 | 1987-12-15 | 電子式キャッシュレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01158597A true JPH01158597A (ja) | 1989-06-21 |
| JPH07101471B2 JPH07101471B2 (ja) | 1995-11-01 |
Family
ID=18083359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62317006A Expired - Fee Related JPH07101471B2 (ja) | 1987-12-15 | 1987-12-15 | 電子式キャッシュレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101471B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162956A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 処理装置のｉｐｌ制御方式 |
-
1987
- 1987-12-15 JP JP62317006A patent/JPH07101471B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162956A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 処理装置のｉｐｌ制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101471B2 (ja) | 1995-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |