JPH0115897B2 - - Google Patents
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- JPH0115897B2 JPH0115897B2 JP6012381A JP6012381A JPH0115897B2 JP H0115897 B2 JPH0115897 B2 JP H0115897B2 JP 6012381 A JP6012381 A JP 6012381A JP 6012381 A JP6012381 A JP 6012381A JP H0115897 B2 JPH0115897 B2 JP H0115897B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4831—Task transfer initiation or dispatching by interrupt, e.g. masked with variable priority
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
この発明は多重割込処理が可能な演算処理装置
に係り、特に割込プライオリテイレベル数の設定
および各割込に対するプライオリテイレベルの割
り当てが簡単に変更できるような割込プライオリ
テイ制御回路に関する。
に係り、特に割込プライオリテイレベル数の設定
および各割込に対するプライオリテイレベルの割
り当てが簡単に変更できるような割込プライオリ
テイ制御回路に関する。
多重割込処理が可能なCPU（中央演算処理装
置）において、プライオリテイレベルを設けて他
の割込の受付許可／禁止を制御するような場合、
従来のCPUではそのレベル設定は固定的に行な
われるのが一般であつた。したがつて、レベルの
設定を変更する場合には回路を新たに設計し直す
必要があり、まつたく新しい別なCPUを作るこ
とになる。また割込のリンケージにスタツクを使
用する場合、スタツクエリアとしては、（スタツ
クへのセーブデータ数）×（プライオリテイレベル
数）だへのワード数を確保する必要があり、各割
込に対して一つのレベルを割り当てるとすれば、
かなりのハードウエア量が必要になる。したがつ
て、プライオリテイレベル数をあまり多く必要と
しない場合には、この数を少くして、スタツクエ
リアとして使用されるRAM等の記憶エリアを減
少せしめ、その分だけ増加した記憶エリアを他の
用途に使用する等の処理が容易にできるものが望
まれていた。
置）において、プライオリテイレベルを設けて他
の割込の受付許可／禁止を制御するような場合、
従来のCPUではそのレベル設定は固定的に行な
われるのが一般であつた。したがつて、レベルの
設定を変更する場合には回路を新たに設計し直す
必要があり、まつたく新しい別なCPUを作るこ
とになる。また割込のリンケージにスタツクを使
用する場合、スタツクエリアとしては、（スタツ
クへのセーブデータ数）×（プライオリテイレベル
数）だへのワード数を確保する必要があり、各割
込に対して一つのレベルを割り当てるとすれば、
かなりのハードウエア量が必要になる。したがつ
て、プライオリテイレベル数をあまり多く必要と
しない場合には、この数を少くして、スタツクエ
リアとして使用されるRAM等の記憶エリアを減
少せしめ、その分だけ増加した記憶エリアを他の
用途に使用する等の処理が容易にできるものが望
まれていた。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、プライオリテイレベ
ル数の設定および各割込に対するレベルの割り当
てを極めて簡単に変更することができる割込プラ
イオリテイ制御回路を提供することにある。
たものであり、その目的は、プライオリテイレベ
ル数の設定および各割込に対するレベルの割り当
てを極めて簡単に変更することができる割込プラ
イオリテイ制御回路を提供することにある。
以下図面を参照してこの発明の一実施例を説明
する。第１図はこの発明に係る割込プライオリテ
イ制御回路のブロツク構成図である。図において
割込要求ラツチ１０は、たとえば16本の割込要求
信号線における割込の要求INT0〜INT15を検出
し記憶するものであり、各割込の要求INT0〜
INT15はたとえばその信号の立上りによつて検出
される。この割込要求ラツチ１０の記憶内容はマ
スクオフ回路１１に送られる。マスクオフ回路１
１は後述するマスタマスク情報、個別マスク情報
およびプライオリテイマスク情報に基づき、上記
割込要求ラツチ１０で検出された割込要求が受付
許可状態にあるかあるいは禁止状態にあるかを判
定する。そしてこの判定結果は最上位検出回路１
２に送られる。
する。第１図はこの発明に係る割込プライオリテ
イ制御回路のブロツク構成図である。図において
割込要求ラツチ１０は、たとえば16本の割込要求
信号線における割込の要求INT0〜INT15を検出
し記憶するものであり、各割込の要求INT0〜
INT15はたとえばその信号の立上りによつて検出
される。この割込要求ラツチ１０の記憶内容はマ
スクオフ回路１１に送られる。マスクオフ回路１
１は後述するマスタマスク情報、個別マスク情報
およびプライオリテイマスク情報に基づき、上記
割込要求ラツチ１０で検出された割込要求が受付
許可状態にあるかあるいは禁止状態にあるかを判
定する。そしてこの判定結果は最上位検出回路１
２に送られる。
最上位検出回路１２は上記割込要求を出してい
る割込のうち受付許可状態にあるものの中から最
もプライオリテイの高いものを検出する。そして
ここで検出された最もプライオリテイの高い割込
要求は、ベクタアドレス発生回路１３およびプラ
イオリテイレベル情報発生回路１４にそれぞれ送
られる。
る割込のうち受付許可状態にあるものの中から最
もプライオリテイの高いものを検出する。そして
ここで検出された最もプライオリテイの高い割込
要求は、ベクタアドレス発生回路１３およびプラ
イオリテイレベル情報発生回路１４にそれぞれ送
られる。
上記ベクタアドレス発生回路１３は、上記最上
位検出回路１２で検出された最上位許可割込要求
に対応するベクタアドレスを発生し、これを内部
バスライン１５上に出力する。また上記プライオ
リテイレベル情報発生回路１４は、上記最上位許
可割込要求に対して予め割り当てられているプラ
イオリテイレベルを表わす３ビツトのプライオリ
テイレベル情報を発生する。そしてこのプライオ
リテイレベル情報はプライオリテイレベルレジス
タ１６に送られる。
位検出回路１２で検出された最上位許可割込要求
に対応するベクタアドレスを発生し、これを内部
バスライン１５上に出力する。また上記プライオ
リテイレベル情報発生回路１４は、上記最上位許
可割込要求に対して予め割り当てられているプラ
イオリテイレベルを表わす３ビツトのプライオリ
テイレベル情報を発生する。そしてこのプライオ
リテイレベル情報はプライオリテイレベルレジス
タ１６に送られる。
このプライオリテイレベルレジスタ１６は上記
３ビツトのプライオリテイレベル情報をいつたん
格納し、割込受付時および割込リターン時には、
このレジスタの内容が図示しないコンデイシヨン
コードレジスタ（CCR）の内容とともに図示し
ないスタツクにプツシユされ、またこのスタツク
から再びポツプされるようになつている。そして
このプライオリテイレベルレジスタ１６に格納さ
れたプライオリテイレベル情報はプライオリテイ
マスク情報発生回路１７に送られる。
３ビツトのプライオリテイレベル情報をいつたん
格納し、割込受付時および割込リターン時には、
このレジスタの内容が図示しないコンデイシヨン
コードレジスタ（CCR）の内容とともに図示し
ないスタツクにプツシユされ、またこのスタツク
から再びポツプされるようになつている。そして
このプライオリテイレベルレジスタ１６に格納さ
れたプライオリテイレベル情報はプライオリテイ
マスク情報発生回路１７に送られる。
プライオリテイマスク情報発生回路１７は上記
プライオリテイレベル情報からこれに対応したプ
ライオリテイマスク情報を発生し、この情報は前
記マスクオフ回路１１に送られる。
プライオリテイレベル情報からこれに対応したプ
ライオリテイマスク情報を発生し、この情報は前
記マスクオフ回路１１に送られる。
個別マスク情報記憶回路１８は前記各割込の要
求INT0〜INT15を個々にマスクするための個別
マスク情報（たとえば許可の場合には１、禁止の
場合には０）を記憶し、このマスク情報は前記マ
スクオフ回路１１に送られる。
求INT0〜INT15を個々にマスクするための個別
マスク情報（たとえば許可の場合には１、禁止の
場合には０）を記憶し、このマスク情報は前記マ
スクオフ回路１１に送られる。
マスタマスク情報記憶回路１９は前記すべての
割込の要求INT0〜INT15に対するマスク情報
（たとえばすべて許可の場合には１、すべて禁止
の場合には０）を記憶し、このマスタマスク情報
も前記マスクオフ回路１１に送られる。
割込の要求INT0〜INT15に対するマスク情報
（たとえばすべて許可の場合には１、すべて禁止
の場合には０）を記憶し、このマスタマスク情報
も前記マスクオフ回路１１に送られる。
なお、前記割込要求ラツチ１０、個別マスク情
報記憶回路１８およびマスタマスク情報記憶回路
１９は、内部バスライン１５を介して、命令によ
つてアクセスすることができる。
報記憶回路１８およびマスタマスク情報記憶回路
１９は、内部バスライン１５を介して、命令によ
つてアクセスすることができる。
第２図は前記マスクオフ回路１１と最上位検出
回路１２の具体的な構成を示すものである。マス
クオフ回路１２は前記16個の割込要求INT0〜
INT15それぞれと前記プライオリテイマスク情報
発生回路１７から送られる16ビツトのプライオリ
テイマスクPM0〜PM15それぞれ、前記個別マス
ク情報記憶回路１８から送られる16ビツトの個別
マスクIM0〜IM15それぞれおよびマスタマスク情
報記憶回路１９から送られる１ビツトのマスタマ
スクＩが与えられる合計16個のアンドゲート２１
０〜２１15で構成されている。また最上位検出回
路１２は上記16個のアンドゲート２１0〜２１15
の出力を入力とするROM（読出し専用記憶装置）
によつて構成され、入力I0〜I15と出力O0〜O15の
関係は、Oi＝15・14…i+1・Ii（ｉ＝０〜15）で
表
わされ、すべての入力状態における出力状態は第
３図のようになる。なお、入力はI0が最もプライ
オリテイレベルが低く、I15が最も高いとする。
また第３図中のＸ印は１でも０でもよい場合を示
している。
回路１２の具体的な構成を示すものである。マス
クオフ回路１２は前記16個の割込要求INT0〜
INT15それぞれと前記プライオリテイマスク情報
発生回路１７から送られる16ビツトのプライオリ
テイマスクPM0〜PM15それぞれ、前記個別マス
ク情報記憶回路１８から送られる16ビツトの個別
マスクIM0〜IM15それぞれおよびマスタマスク情
報記憶回路１９から送られる１ビツトのマスタマ
スクＩが与えられる合計16個のアンドゲート２１
０〜２１15で構成されている。また最上位検出回
路１２は上記16個のアンドゲート２１0〜２１15
の出力を入力とするROM（読出し専用記憶装置）
によつて構成され、入力I0〜I15と出力O0〜O15の
関係は、Oi＝15・14…i+1・Ii（ｉ＝０〜15）で
表
わされ、すべての入力状態における出力状態は第
３図のようになる。なお、入力はI0が最もプライ
オリテイレベルが低く、I15が最も高いとする。
また第３図中のＸ印は１でも０でもよい場合を示
している。
第４図は前記プライオリテイレベル情報発生回
路１４の具体的な構成を示すものである。このプ
ライオリテイレベル情報発生回路１４は前記16個
の割込要求INT0〜INT15に対して予めプライオ
リテイレベル数が設定されるが、この例では第５
図のようにレベルの割り当ての様子を示す図の中
の一方の８レベルが設定され、各レベルが割込要
求に対して図示の如く割り当てられている。そし
てこの回路１４は、前記最上位検出回路１２の出
力である情報INT0′〜INT15′がそれぞれ伝達さ
れ、互いに一定間隔を保つて配列される合計16本
の入力線２１0〜２１15と、これに交差するよう
に設けられた合計３本の出力線２２0〜２２2と、
これら各出力線２２0〜２２2の一端に設けられた
各負荷抵抗２３0〜２３2と、第５図に示すレベル
の割り当てに従つて上記各入力線２１0〜２１15
と各出力線２２0〜２２2との交差点に選択的に設
けられたMOSトランジスタＱと、上記各出力線
２２0〜２２2の他端に設けられたインバータ２４
０〜２４2とからなるノア論理型ROMであり、第
６図は第４図中破線で囲こんだ部分の回路を具体
化したものである。そして上記インバータ２４0
〜２４2から前記３ビツトのプライオリテイレベ
ル情報が出力されるようになつている。
路１４の具体的な構成を示すものである。このプ
ライオリテイレベル情報発生回路１４は前記16個
の割込要求INT0〜INT15に対して予めプライオ
リテイレベル数が設定されるが、この例では第５
図のようにレベルの割り当ての様子を示す図の中
の一方の８レベルが設定され、各レベルが割込要
求に対して図示の如く割り当てられている。そし
てこの回路１４は、前記最上位検出回路１２の出
力である情報INT0′〜INT15′がそれぞれ伝達さ
れ、互いに一定間隔を保つて配列される合計16本
の入力線２１0〜２１15と、これに交差するよう
に設けられた合計３本の出力線２２0〜２２2と、
これら各出力線２２0〜２２2の一端に設けられた
各負荷抵抗２３0〜２３2と、第５図に示すレベル
の割り当てに従つて上記各入力線２１0〜２１15
と各出力線２２0〜２２2との交差点に選択的に設
けられたMOSトランジスタＱと、上記各出力線
２２0〜２２2の他端に設けられたインバータ２４
０〜２４2とからなるノア論理型ROMであり、第
６図は第４図中破線で囲こんだ部分の回路を具体
化したものである。そして上記インバータ２４0
〜２４2から前記３ビツトのプライオリテイレベ
ル情報が出力されるようになつている。
第７図は前記プライオリテイマスク情報発生回
路１７の具体的な構成を示すものである。この回
路１７は、前記プライオリテイレベルレジスタ１
６に格納されている３ビツトのプライオリテイレ
ベル情報を８ビツトの情報にデコードするデコー
ダ２５と、前記予め設定されたプライオリテイレ
ベル数（この例では８レベル）に等しい８通りの
プライオリテイマスク情報を記憶しているROM
２６とから構成されている。
路１７の具体的な構成を示すものである。この回
路１７は、前記プライオリテイレベルレジスタ１
６に格納されている３ビツトのプライオリテイレ
ベル情報を８ビツトの情報にデコードするデコー
ダ２５と、前記予め設定されたプライオリテイレ
ベル数（この例では８レベル）に等しい８通りの
プライオリテイマスク情報を記憶しているROM
２６とから構成されている。
第８図は上記ROM２６のさらに具体的な構成
を示すものであり、第９図に示す前記デコーダ２
５のデコード出力X0〜X7がそれぞれ伝達され、
互いに一定間隔を保つて配列される合計８本の入
力線２７0〜２７7と、これに交差するように設け
られた合計16本の出力線２８0〜２８15と、これ
ら各出力線２８0〜２８15の一端に設けられた各
負荷抵抗２９0〜２９15と、第９図に示す８通り
（８レベル）のプライオリテイマスク情報を発生
する場合の各プライオリテイマスクPM0〜PM15
に従つて、上記各入力線２７0〜２７7と各出力線
２８0〜２８15との交差点に選択的に設けられた
MOSトランジスタＱとから構成されている。
を示すものであり、第９図に示す前記デコーダ２
５のデコード出力X0〜X7がそれぞれ伝達され、
互いに一定間隔を保つて配列される合計８本の入
力線２７0〜２７7と、これに交差するように設け
られた合計16本の出力線２８0〜２８15と、これ
ら各出力線２８0〜２８15の一端に設けられた各
負荷抵抗２９0〜２９15と、第９図に示す８通り
（８レベル）のプライオリテイマスク情報を発生
する場合の各プライオリテイマスクPM0〜PM15
に従つて、上記各入力線２７0〜２７7と各出力線
２８0〜２８15との交差点に選択的に設けられた
MOSトランジスタＱとから構成されている。
このように構成された回路において、各割込要
求INT0〜INT15は、その信号線を高レベルに立
上げることによつて要求の発生を知らせる。そし
てこの要求は割込要求ラツチ１０によつてその立
上りが検出され、記憶される。上記割込要求状態
を記憶している割込要求ラツチ１０の出力は、マ
スクオフ回路１１によつて受付が許可されている
か否かが判定される。すなわち、第２図において
プライオリテイマスクPMi、個別マスクIMi、マ
スタマスクＩがすべて１となつているアンドゲー
ト２０iに与えられる割込要求INTi（ｉ＝15）だけ
が受付可能状態にあることになる。このようにマ
スクオフ（受付可能判定）された割込要求が最上
位検出回路１２に入力されると、この回路１２は
受付が許可されている割込の中で最もプライオリ
テイの高いものが選択される。たとえば第３図に
示すようにすべての割込要求INT0〜INT15が受
付可能状態にある場合には、最もプライオリテイ
の高い割込要求INT15のみが選択され、出力O15
のみが１となり他の出力O0〜O14はすべて０とな
る最上位割込要求INT′15が出力される。そして
この最上位許可割込要求INT′15がベクタアドレ
ス発生回路１３に入力すると、この回路１３はこ
の後、この割込要求INT′15に対応した割込ベク
タアドレスを発生する。
求INT0〜INT15は、その信号線を高レベルに立
上げることによつて要求の発生を知らせる。そし
てこの要求は割込要求ラツチ１０によつてその立
上りが検出され、記憶される。上記割込要求状態
を記憶している割込要求ラツチ１０の出力は、マ
スクオフ回路１１によつて受付が許可されている
か否かが判定される。すなわち、第２図において
プライオリテイマスクPMi、個別マスクIMi、マ
スタマスクＩがすべて１となつているアンドゲー
ト２０iに与えられる割込要求INTi（ｉ＝15）だけ
が受付可能状態にあることになる。このようにマ
スクオフ（受付可能判定）された割込要求が最上
位検出回路１２に入力されると、この回路１２は
受付が許可されている割込の中で最もプライオリ
テイの高いものが選択される。たとえば第３図に
示すようにすべての割込要求INT0〜INT15が受
付可能状態にある場合には、最もプライオリテイ
の高い割込要求INT15のみが選択され、出力O15
のみが１となり他の出力O0〜O14はすべて０とな
る最上位割込要求INT′15が出力される。そして
この最上位許可割込要求INT′15がベクタアドレ
ス発生回路１３に入力すると、この回路１３はこ
の後、この割込要求INT′15に対応した割込ベク
タアドレスを発生する。
一方、上記最上位検出回路１２から最上位割込
要求INT′15が出力されると、プライオリテイレ
ベル情報発生回路１４はその割込要求INT′15の
プライオリテイレベル（ここではレベル７）を応
じた３ビツトのプライオリテイレベル情報を出力
する。すなわち、この場合には第４図中の入力線
２１15のみが１となつて、各インバータ２４0〜
２４2の出力がそれぞれ１となる。
要求INT′15が出力されると、プライオリテイレ
ベル情報発生回路１４はその割込要求INT′15の
プライオリテイレベル（ここではレベル７）を応
じた３ビツトのプライオリテイレベル情報を出力
する。すなわち、この場合には第４図中の入力線
２１15のみが１となつて、各インバータ２４0〜
２４2の出力がそれぞれ１となる。
上記プライオリテイレベル情報発生回路１４か
らのプライオリテイレベル情報は、割込受付時に
一定のタイミングでプライオリテイレベルレジス
タ１６に格納される。このレジスタ１６の内容
は、割込受付時には上記プライオリテイレベル情
報発生回路１４からのプライオリテイレベル情報
を格納する前に、現在値が内部バスライン１５を
介して読み出され、別に設けられたスタツクにプ
ツシユされる。そして割込リターン時にはこのス
タツクから以前のレジスタの値がポツプされ、こ
れが再び内部バスライン１５を介してプライオリ
テイレベルレジスタ１６に戻される。いまこのレ
ジスタ１６に上記プライオリテイレベル情報が格
納されたとすると、この情報はプライオリテイマ
スク情報発生回路１７内のデコーダ２５によつて
８ビツトの情報にデコードされる。すなわち、こ
の場合、プライオリテイレベル情報はレベル７で
あるので、デコーダ２５の出力は第９図に示すよ
うにX7のみが１となり他のX0〜X6はすべて０と
なる。そしてこのデコーダ２５のデコード出力が
入力すると、ROM２６からは８通りのプライオ
リテイマスク情報のうちの一つが選択される。す
なわち、この場合、各プライオリテイマスク
PM0〜PM15は第９図に示すようにすべて０にな
り、このプライオリテイマスク情報が入力するマ
スクオフ回路１１では、この割込が終了し、リタ
ーンするまではすべての割込要求INT0〜INT15
が禁止されることになる。
らのプライオリテイレベル情報は、割込受付時に
一定のタイミングでプライオリテイレベルレジス
タ１６に格納される。このレジスタ１６の内容
は、割込受付時には上記プライオリテイレベル情
報発生回路１４からのプライオリテイレベル情報
を格納する前に、現在値が内部バスライン１５を
介して読み出され、別に設けられたスタツクにプ
ツシユされる。そして割込リターン時にはこのス
タツクから以前のレジスタの値がポツプされ、こ
れが再び内部バスライン１５を介してプライオリ
テイレベルレジスタ１６に戻される。いまこのレ
ジスタ１６に上記プライオリテイレベル情報が格
納されたとすると、この情報はプライオリテイマ
スク情報発生回路１７内のデコーダ２５によつて
８ビツトの情報にデコードされる。すなわち、こ
の場合、プライオリテイレベル情報はレベル７で
あるので、デコーダ２５の出力は第９図に示すよ
うにX7のみが１となり他のX0〜X6はすべて０と
なる。そしてこのデコーダ２５のデコード出力が
入力すると、ROM２６からは８通りのプライオ
リテイマスク情報のうちの一つが選択される。す
なわち、この場合、各プライオリテイマスク
PM0〜PM15は第９図に示すようにすべて０にな
り、このプライオリテイマスク情報が入力するマ
スクオフ回路１１では、この割込が終了し、リタ
ーンするまではすべての割込要求INT0〜INT15
が禁止されることになる。
以上が16個の割込要求INT0〜INT15に対して
プライオリテイレベル数を８レベルに設定した場
合の作用である。
プライオリテイレベル数を８レベルに設定した場
合の作用である。
このような割込プライオリテイ制御回路におい
て、プライオリテイレベル数が８レベルもある必
要はなく、たとえば４レベルあれば良いような場
合には、前記プライオリテイレベル情報発生回路
１４のノア論理を、第５図に示すレベル数が４レ
ベルの場合のレベル割り当てに従つてMOSトラ
ンジスタＱを選択的に設けるとともに、前記プラ
イオリテイマスク情報発生回路１７内のROM２
６の論理を、第９図に示すレベル数が４レベルの
場合の各プライオリテイマスクPM0〜PM15に従
つてMOSトランジスタＱを選択的に設ければよ
い。すなわち、プライオリテイレベル数の設定お
よび各割込要求に対するレベルの割り当ての変更
は、ROMそのものまたはROMを主要素とする
プライオリテイレベル情報発生回路１４とプライ
オリテイマスク情報発生回路１７とにおいて、そ
のROMを変えることによつて実現でき、ROM
の内容の書き換えはこの部分のレベルを交換する
のみでよいので、８レベルから４レベルへの変更
のみでなく１〜８レベルの範囲で自由にしかも簡
単にレベル数の変更が可能である。またこれと同
様に各割込要求に対するレベルの割り当ての変更
もROMのマスクを交換するのみで極めて簡単に
行なうことができる。ちなみに、ROMの変更
は、LSI製造に必要な、８〜９枚の製造マスクの
１枚のマスクのみを変更すればよい。
て、プライオリテイレベル数が８レベルもある必
要はなく、たとえば４レベルあれば良いような場
合には、前記プライオリテイレベル情報発生回路
１４のノア論理を、第５図に示すレベル数が４レ
ベルの場合のレベル割り当てに従つてMOSトラ
ンジスタＱを選択的に設けるとともに、前記プラ
イオリテイマスク情報発生回路１７内のROM２
６の論理を、第９図に示すレベル数が４レベルの
場合の各プライオリテイマスクPM0〜PM15に従
つてMOSトランジスタＱを選択的に設ければよ
い。すなわち、プライオリテイレベル数の設定お
よび各割込要求に対するレベルの割り当ての変更
は、ROMそのものまたはROMを主要素とする
プライオリテイレベル情報発生回路１４とプライ
オリテイマスク情報発生回路１７とにおいて、そ
のROMを変えることによつて実現でき、ROM
の内容の書き換えはこの部分のレベルを交換する
のみでよいので、８レベルから４レベルへの変更
のみでなく１〜８レベルの範囲で自由にしかも簡
単にレベル数の変更が可能である。またこれと同
様に各割込要求に対するレベルの割り当ての変更
もROMのマスクを交換するのみで極めて簡単に
行なうことができる。ちなみに、ROMの変更
は、LSI製造に必要な、８〜９枚の製造マスクの
１枚のマスクのみを変更すればよい。
第１０図はこの発明の他の実施例の構成図であ
る。レベル数の設定を二種類とか三種類に限つて
おいて良いような場合には、前記ROM２６のマ
スク変換によつて設定を変更するのではなく、予
めROM２６の代りにたとえばレベル数が８レベ
ルのROM２６ａと４レベルのROM２６ｂの２
個を形成しておき、これを１ビツトの制御情報
SELによつて切り換えるセレクタ３０を介して、
２個のROM２６ａ，２６ｂのうちのいずれか一
方の出力をプライオリテイマスク情報PM0〜
PM15として前記マスクオフ回路１１に供給する
ようにしたものである。なお、ROMを３個以上
設けてこれらの出力を切り換える場合には、制御
情報SELは２ビツト以上必要である。
る。レベル数の設定を二種類とか三種類に限つて
おいて良いような場合には、前記ROM２６のマ
スク変換によつて設定を変更するのではなく、予
めROM２６の代りにたとえばレベル数が８レベ
ルのROM２６ａと４レベルのROM２６ｂの２
個を形成しておき、これを１ビツトの制御情報
SELによつて切り換えるセレクタ３０を介して、
２個のROM２６ａ，２６ｂのうちのいずれか一
方の出力をプライオリテイマスク情報PM0〜
PM15として前記マスクオフ回路１１に供給する
ようにしたものである。なお、ROMを３個以上
設けてこれらの出力を切り換える場合には、制御
情報SELは２ビツト以上必要である。
第１１図はこの発明のさらに他の実施例の構成
図である。ここでは複数個のROMを形成する代
りに、たとえばその一部を第１２図に示すような
構成の配線組み変え回路３１を用いて、二種類の
レベル数のどちらにするかを選択するようにした
ものである。すなわち、第１２図において制御情
報SELが０のときMOSトランジスタＱはオフ、
MOSトランジスタがオンとなつて、プライオ
リテイマスクPM13はPM′13，PM14はPM′14とな
るが、SELが１のときにはMOSトランジスタＱ
はオン、MOSトランジスタがオフとなつて、
プライオリテイマスクはPM13＝PM14＝PM′14と
なり、レベル数の縮退が行なわれている。
図である。ここでは複数個のROMを形成する代
りに、たとえばその一部を第１２図に示すような
構成の配線組み変え回路３１を用いて、二種類の
レベル数のどちらにするかを選択するようにした
ものである。すなわち、第１２図において制御情
報SELが０のときMOSトランジスタＱはオフ、
MOSトランジスタがオンとなつて、プライオ
リテイマスクPM13はPM′13，PM14はPM′14とな
るが、SELが１のときにはMOSトランジスタＱ
はオン、MOSトランジスタがオフとなつて、
プライオリテイマスクはPM13＝PM14＝PM′14と
なり、レベル数の縮退が行なわれている。
第１３図はこの発明のもう一つの他の実施例の
構成図である。上記実施例ではプライオリテイレ
ベル情報が３ビツトであり、レベル数の最大値が
８レベルの場合について説明したが、これを割込
要求と同様に最大16レベルにする場合にはプライ
オリテイレベル情報は４ビツトにすればよい。こ
の場合、基本的にはベクタアドレス発生回路１３
とプライオリテイレベル情報発生回路１４とが共
通化でき一つのベクタアドレス／プライオリテイ
レベル情報発生回路３２を設けるのみでよい。
構成図である。上記実施例ではプライオリテイレ
ベル情報が３ビツトであり、レベル数の最大値が
８レベルの場合について説明したが、これを割込
要求と同様に最大16レベルにする場合にはプライ
オリテイレベル情報は４ビツトにすればよい。こ
の場合、基本的にはベクタアドレス発生回路１３
とプライオリテイレベル情報発生回路１４とが共
通化でき一つのベクタアドレス／プライオリテイ
レベル情報発生回路３２を設けるのみでよい。
以上説明したようにこの発明によれば、複数の
割込要因に対して予めプライオリテイレベル数が
設定され、これら複数の各割込要因に対するプラ
イオリテイレベル情報を発生するプライオリテイ
レベル情報発生手段と、上記設定されたプライオ
リテイレベル数に等しい数のプライオリテイマス
ク情報のうちから上記プライオリテイレベル情報
に応じた一つのプライオリテイマスク情報を選択
するプライオリテイマスク情報発生手段をそれぞ
れ読出し専用記憶手段そのものまたは読出し専用
記憶手段を主要素とするようにしたことによつ
て、レベル数の設定およびレベルの割り当てを極
めて簡単に変更することができる。この結果、プ
ライオリテイレベル数をあまり多く必要としない
場合には、この数を少くして、スタツクエリアと
して使用されるRAM等の記憶エリアを減少せし
め、その分だけ増加した記憶エリアを他の用途に
使用する等の処置が容易にできるようになつた。
割込要因に対して予めプライオリテイレベル数が
設定され、これら複数の各割込要因に対するプラ
イオリテイレベル情報を発生するプライオリテイ
レベル情報発生手段と、上記設定されたプライオ
リテイレベル数に等しい数のプライオリテイマス
ク情報のうちから上記プライオリテイレベル情報
に応じた一つのプライオリテイマスク情報を選択
するプライオリテイマスク情報発生手段をそれぞ
れ読出し専用記憶手段そのものまたは読出し専用
記憶手段を主要素とするようにしたことによつ
て、レベル数の設定およびレベルの割り当てを極
めて簡単に変更することができる。この結果、プ
ライオリテイレベル数をあまり多く必要としない
場合には、この数を少くして、スタツクエリアと
して使用されるRAM等の記憶エリアを減少せし
め、その分だけ増加した記憶エリアを他の用途に
使用する等の処置が容易にできるようになつた。
第１図はこの発明に係る割込プライオリテイ制
御回路の一実施例のブロツク構成図、第２図はそ
の一部分の具体図、第３図は第２図中の最上位検
出回路の入出力の関係を示す図、第４図は上記実
施例回路の一部分の具体図、第５図は第４図のプ
ライオリテイレベル情報発生回路におけるレベル
の割り当ての様子を示す図、第６図は上記第４図
の一部分をさらに具体的に示す図、第７図は上記
実施例回路の一部分の具体図、第８図は第７図の
一部分をさらに具体的に示す図、第９図は上記第
７図の回路の入出力の関係を示す図、第１０図は
この発明の他の実施例の構成図、第１１図はこの
発明のさらに他の実施例の構成図、第１２図は同
実施例の一部の具体図、第１３図はこの発明のも
う一つの他の実施例の構成図である。 １０……割込要求ラツチ、１１……マスクオフ
回路、１２……最上値検出回路、１３……ベクタ
アドレス発生回路、１４……プライオリテイレベ
ル情報発生回路、１５……内部バスライン、１６
……プライオリテイレベルレジスタ、１７……プ
ライオリテイマスク情報発生回路、１８……個別
マスク情報記憶回路、１９……マスタマスク情報
記憶回路、２５……デコーダ、２６……ROM、
３０……セレクタ、３１……配線組み変え回路、
３２……ベクタアドレス／プライオリテイレベル
情報発生回路。
御回路の一実施例のブロツク構成図、第２図はそ
の一部分の具体図、第３図は第２図中の最上位検
出回路の入出力の関係を示す図、第４図は上記実
施例回路の一部分の具体図、第５図は第４図のプ
ライオリテイレベル情報発生回路におけるレベル
の割り当ての様子を示す図、第６図は上記第４図
の一部分をさらに具体的に示す図、第７図は上記
実施例回路の一部分の具体図、第８図は第７図の
一部分をさらに具体的に示す図、第９図は上記第
７図の回路の入出力の関係を示す図、第１０図は
この発明の他の実施例の構成図、第１１図はこの
発明のさらに他の実施例の構成図、第１２図は同
実施例の一部の具体図、第１３図はこの発明のも
う一つの他の実施例の構成図である。 １０……割込要求ラツチ、１１……マスクオフ
回路、１２……最上値検出回路、１３……ベクタ
アドレス発生回路、１４……プライオリテイレベ
ル情報発生回路、１５……内部バスライン、１６
……プライオリテイレベルレジスタ、１７……プ
ライオリテイマスク情報発生回路、１８……個別
マスク情報記憶回路、１９……マスタマスク情報
記憶回路、２５……デコーダ、２６……ROM、
３０……セレクタ、３１……配線組み変え回路、
３２……ベクタアドレス／プライオリテイレベル
情報発生回路。
Claims (1)
- 【特許請求の範囲】 １ 多重割込処理が可能な演算処理装置におい
て、複数の割込要因に対して予めプライオリテイ
レベル数が設定され、これら複数の各割込要因に
対するプライオリテイレベル情報を発生する読出
し専用記憶手段からなるプライオリテイレベル情
報発生手段と、上記設定されたプライオリテイレ
ベル数に等しい数のプライオリテイマスク情報の
うちから上記プライオリテイレベル情報に応じた
一つのプライオリテイマスク情報を選択する読出
し専用記憶手段からなるプライオリテイマスク情
報発生手段と、この手段からのプライオリテイマ
スク情報を始めとする各種マスク情報に基づいて
上記各割込要因が割込受付可能状態にあるか否か
を判定する割込受付判定手段とを具備したことを
特徴とする割込プライオリテイ制御回路。 ２ 前記プライオリテイレベル情報発生手段内の
読出し専用記憶手段および前記プライオリテイマ
スク情報発生手段内の読出し専用記憶手段それぞ
れの記憶内容を変更することによつて前記プライ
オリテイレベル数の設定を変えるようにした特許
請求の範囲第１項に記載の割込プライオリテイ制
御回路。 ３ 前記プライオリテイマスク情報発生手段は、
異なる少くとも二種類のプライオリテイレベル数
に応じた数のプライオリテイマスク情報をそれぞ
れ記憶する複数の読出し専用記憶手段を有し、供
給される制御情報に応じていずれか一つの読出し
専用記憶手段からの出力情報を前記プライオリテ
イマスク情報として出力するようにした特許請求
の範囲第１項に記載の割込プライオリテイ制御回
路。 ４ 前記プライオリテイマスク情報発生手段は、
前記選択した一つのプライオリテイマスク情報
を、供給される制御情報に応じて組み変えた後に
出力するようにした特許請求の範囲第１項に記載
の割込プライオリテイ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012381A JPS57174745A (en) | 1981-04-21 | 1981-04-21 | Control circuit for interruption priority |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012381A JPS57174745A (en) | 1981-04-21 | 1981-04-21 | Control circuit for interruption priority |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57174745A JPS57174745A (en) | 1982-10-27 |
| JPH0115897B2 true JPH0115897B2 (ja) | 1989-03-22 |
Family
ID=13133031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6012381A Granted JPS57174745A (en) | 1981-04-21 | 1981-04-21 | Control circuit for interruption priority |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57174745A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201445A (ja) * | 1984-03-27 | 1985-10-11 | Nec Corp | 多重割込処理装置 |
| JPS63310029A (ja) * | 1987-06-11 | 1988-12-19 | Mitsubishi Electric Corp | 割込み処理システム |
| JP2594600B2 (ja) * | 1988-02-23 | 1997-03-26 | 日本電気株式会社 | シングルチップマイクロコンピュータ |
| JPH02116931A (ja) * | 1988-10-27 | 1990-05-01 | Oki Electric Ind Co Ltd | 情報処理装置 |
| US5540208A (en) * | 1994-09-13 | 1996-07-30 | Nabco Limited | Liquefied gas fuel supply system |
-
1981
- 1981-04-21 JP JP6012381A patent/JPS57174745A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57174745A (en) | 1982-10-27 |
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