JPH01184848A - 多層配線の製造方法 - Google Patents
多層配線の製造方法Info
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- JPH01184848A JPH01184848A JP467188A JP467188A JPH01184848A JP H01184848 A JPH01184848 A JP H01184848A JP 467188 A JP467188 A JP 467188A JP 467188 A JP467188 A JP 467188A JP H01184848 A JPH01184848 A JP H01184848A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、超ＬＳＩの金属配線技術として期待されてい
る多層配線の製造方法の改良に関する。
る多層配線の製造方法の改良に関する。
〈従来の技術〉
集積回路の高集積、高密度化に伴って、多層配線技術が
重要となって来ている。しかし層間絶縁層に形成するス
ルーホールの微細化と共に、従来の多層配線技術では、
スルーホール内の配線の膜厚が薄くなシ、多層配線の信
頼性が低下するという問題が発生している。
重要となって来ている。しかし層間絶縁層に形成するス
ルーホールの微細化と共に、従来の多層配線技術では、
スルーホール内の配線の膜厚が薄くなシ、多層配線の信
頼性が低下するという問題が発生している。
このため、最近第２図（ａ）乃至（Ｃ）に示すように、
半導体基板２１上に第１層の配線２２を形成した後、第
１の層間絶縁膜２３を形成し、更にその上に第２層の配
線２４を形成した後、第２の層間絶縁膜２５を形成し、
次にこれらの層間絶縁膜２３゜２５にそれぞれ第１層及
び第２層の配線２２．２４に通じるスルーホール２６．
２７を開けた後、スルーホール２６．２７内にタングス
テン２８．２８を選択的に形成し、更にその後に第３層
の配線２９を形成する方法が提案されている。
半導体基板２１上に第１層の配線２２を形成した後、第
１の層間絶縁膜２３を形成し、更にその上に第２層の配
線２４を形成した後、第２の層間絶縁膜２５を形成し、
次にこれらの層間絶縁膜２３゜２５にそれぞれ第１層及
び第２層の配線２２．２４に通じるスルーホール２６．
２７を開けた後、スルーホール２６．２７内にタングス
テン２８．２８を選択的に形成し、更にその後に第３層
の配線２９を形成する方法が提案されている。
〈発明が解決しようとする問題点〉
しかしながら、上記した従来の方法では、３層以上の多
層配線溝造において、深さの異なるスルーホールを有す
る場合、スルーホールの深さの違いがその中に導体を埋
め込む工程である選択成長後の平坦性に反映され、深い
スルーホール２６で第３層の配線２９の被覆特性が底下
し、多層配線の信頼性が低下するという問題が発生して
いた。
層配線溝造において、深さの異なるスルーホールを有す
る場合、スルーホールの深さの違いがその中に導体を埋
め込む工程である選択成長後の平坦性に反映され、深い
スルーホール２６で第３層の配線２９の被覆特性が底下
し、多層配線の信頼性が低下するという問題が発生して
いた。
本発明は上記の点に濫みて創案されたものであり、異さ
の異なるスルーホールに導体材料を選択的かつ平坦に形
成し、多層配線の信頼性の向上を図シ得る新規な多層配
線の製造方法を提供することを目的としている。
の異なるスルーホールに導体材料を選択的かつ平坦に形
成し、多層配線の信頼性の向上を図シ得る新規な多層配
線の製造方法を提供することを目的としている。
く問題点を解決するための手段〉
上記の目的を達成するため、本発明の多層配線の製造方
法は、半導体基板上に第１層の導体配線を形成する工程
と、この第１層の導体配線上に第１の層間絶縁膜を介し
て第２層の導体配線を形成する工程と、この第２層の導
体配線上に第２の眉間絶縁膜を形成する工程と、上記の
第２の層間絶縁膜及び第１の層間絶縁膜にそれぞれ上記
の第１層及び第２層の導体配線に通じる第１及び第２の
スルーホールを形成する工程と、この第１及び第２のス
ルーホーｐに選択成長により導体を埋め込む工程と、上
記の第２の層間絶縁膜上に上記の第１及び第２のスルー
ホールに埋め込まれた導体に接続される第３層の導体配
線を形成する工程とを含んでなり、上記の第１層及び第
２層の導体配線をそれぞれ光学的に射率の異なる導体材
料で形成するようになしており、特に第１層の導体配線
に第２層の導体配線に用いた導体材料の光学的反射率よ
フも低い材料を用いることによフ、例えばタングステン
等のスルーホールに埋め込む導体材料の選択成長速度を
制御し、深さの異なるスルーホールにも選択的かつ平坦
にタングステン等の導体材料を成長し、多層配線の信頼
性を向上させるようになしている。
法は、半導体基板上に第１層の導体配線を形成する工程
と、この第１層の導体配線上に第１の層間絶縁膜を介し
て第２層の導体配線を形成する工程と、この第２層の導
体配線上に第２の眉間絶縁膜を形成する工程と、上記の
第２の層間絶縁膜及び第１の層間絶縁膜にそれぞれ上記
の第１層及び第２層の導体配線に通じる第１及び第２の
スルーホールを形成する工程と、この第１及び第２のス
ルーホーｐに選択成長により導体を埋め込む工程と、上
記の第２の層間絶縁膜上に上記の第１及び第２のスルー
ホールに埋め込まれた導体に接続される第３層の導体配
線を形成する工程とを含んでなり、上記の第１層及び第
２層の導体配線をそれぞれ光学的に射率の異なる導体材
料で形成するようになしており、特に第１層の導体配線
に第２層の導体配線に用いた導体材料の光学的反射率よ
フも低い材料を用いることによフ、例えばタングステン
等のスルーホールに埋め込む導体材料の選択成長速度を
制御し、深さの異なるスルーホールにも選択的かつ平坦
にタングステン等の導体材料を成長し、多層配線の信頼
性を向上させるようになしている。
く作 用〉
例えば、本発明の実施例において用いるタングステンの
選択成長では、選択性を向上させるため、ウェハに光エ
ネルギービームを短時間照射してタングステンを成長さ
せる方法が採用されている。
選択成長では、選択性を向上させるため、ウェハに光エ
ネルギービームを短時間照射してタングステンを成長さ
せる方法が採用されている。
この方法では、下地材料の光学的反射率によりウェハの
温度が異なって来るため、タングステンの成長速度が異
なることになる。例えばＷ Ｓ Ｉ ＸとＭｏＳｉｘ上
のタングステンの成長速度の温度依存性は第３図に示す
ようになり、光学的反射率の低いＭｏ５ｉ）（上にタン
グステンを選択成長させた場合、ＷＳｉｘ上にタングス
テンを選択成長させた場合に比べ、Ｍｏ Ｓ ｉ）（の
方が温度が高くなる結果、３０〜４０％の成長速度の増
大がある。
温度が異なって来るため、タングステンの成長速度が異
なることになる。例えばＷ Ｓ Ｉ ＸとＭｏＳｉｘ上
のタングステンの成長速度の温度依存性は第３図に示す
ようになり、光学的反射率の低いＭｏ５ｉ）（上にタン
グステンを選択成長させた場合、ＷＳｉｘ上にタングス
テンを選択成長させた場合に比べ、Ｍｏ Ｓ ｉ）（の
方が温度が高くなる結果、３０〜４０％の成長速度の増
大がある。
また、光学的反射率の低いＷＳｉｘなどのシリサイドに
比べて光学的反射率の高いＡＪ膜等はタングステンの成
長速度が５０％程度低くなる。
比べて光学的反射率の高いＡＪ膜等はタングステンの成
長速度が５０％程度低くなる。
したがって、各層の導体配線に光学的反射率の配線の信
頼性が向上する。
頼性が向上する。
〈実施例〉
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）乃至（ｇ）は各々本発明に係る多層配線の
製造方法の一実施例の工程説明図である。
製造方法の一実施例の工程説明図である。
まず、第１図（ａ）に示すように半導体基板１上だスパ
ッタ法によりＭｏ５ｉ）（を０．５μｍ厚で被着し、第
１層ＭｏＳｉｘ配線２を形成する。次に第１図（ｂ）に
示すようにＣＶＤ法等の慣用手法により層間絶縁膜３を
１．０μｍ被着した後、第１図（Ｃ）に示すようにスパ
ッタ法により１ｇ−５ｉ膜を１．０μｍ厚で被着して第
２層ｋｌ−５ｉ配線４を形成する。次に、更に第１図（
ｄ）に示すようにＣＶＤ法等の慣用手法により層間絶縁
膜５を１．２μｍ厚に被着した後、第１図（ｅ）に示す
ように上記した層間絶縁膜３．５の所定の位置に、それ
ぞれ上記した第１層Ｍｏ５ｉ）（配線２及び第２層Ａ６
−５ｉ配線４に達するスルーホーｉＶ６及び７を形成す
る。その後、第１図（ｆ）に示すようにそれぞれ深さの
異なるスルーホール６及び７に例えばＷ Ｆ ａのＨ２
還元法によるタングステンの選択ＣＶＤ法によ）タング
ステン８を選択的に成長させる。この場合、下地配線２
，４の光学的反射率の相違により深いヌル−ホール６に
おける成膜速度の方が他方より遠くなシ、結果として深
さの異なるスルーホール６．７にタングステン８が平坦
性良く埋込み形成されることになる。
ッタ法によりＭｏ５ｉ）（を０．５μｍ厚で被着し、第
１層ＭｏＳｉｘ配線２を形成する。次に第１図（ｂ）に
示すようにＣＶＤ法等の慣用手法により層間絶縁膜３を
１．０μｍ被着した後、第１図（Ｃ）に示すようにスパ
ッタ法により１ｇ−５ｉ膜を１．０μｍ厚で被着して第
２層ｋｌ−５ｉ配線４を形成する。次に、更に第１図（
ｄ）に示すようにＣＶＤ法等の慣用手法により層間絶縁
膜５を１．２μｍ厚に被着した後、第１図（ｅ）に示す
ように上記した層間絶縁膜３．５の所定の位置に、それ
ぞれ上記した第１層Ｍｏ５ｉ）（配線２及び第２層Ａ６
−５ｉ配線４に達するスルーホーｉＶ６及び７を形成す
る。その後、第１図（ｆ）に示すようにそれぞれ深さの
異なるスルーホール６及び７に例えばＷ Ｆ ａのＨ２
還元法によるタングステンの選択ＣＶＤ法によ）タング
ステン８を選択的に成長させる。この場合、下地配線２
，４の光学的反射率の相違により深いヌル−ホール６に
おける成膜速度の方が他方より遠くなシ、結果として深
さの異なるスルーホール６．７にタングステン８が平坦
性良く埋込み形成されることになる。
その後、第１図（ｇ）に示すように第３層Ａｌ−５ｉ配
線９を形成する。
線９を形成する。
以上のように、各層の導体配線を指定することにより、
深さの異なるスルーホールにタングステンを選択的かつ
平坦に埋め込み形成することが出来、多層配線の信頼性
が向上する。
深さの異なるスルーホールにタングステンを選択的かつ
平坦に埋め込み形成することが出来、多層配線の信頼性
が向上する。
なお、本発明は上記した実施例に限定されるものではな
く、その主旨を逸脱しない範囲で種々の変形で実施する
ことが出来、例えば各層の導体配線の種類及び組合せ、
層間絶縁膜の膜厚等は、その導体材料の光学的反射率に
より適宜決定することが出来ることは言うまでもない。
く、その主旨を逸脱しない範囲で種々の変形で実施する
ことが出来、例えば各層の導体配線の種類及び組合せ、
層間絶縁膜の膜厚等は、その導体材料の光学的反射率に
より適宜決定することが出来ることは言うまでもない。
また４層以上の多層配線にも適用し得ることは言うまで
もない。
もない。
〈発明の効果〉
以上のように本発明によれば、深さの異なるスルーホー
ル内にタングステン等の導体材料を選択的に、かつ平坦
に埋込み成長することが出来、その結果多層配線の信頼
性を著しく向上させることが出来る。
ル内にタングステン等の導体材料を選択的に、かつ平坦
に埋込み成長することが出来、その結果多層配線の信頼
性を著しく向上させることが出来る。
第１図（ａ）乃至（ｇ）はそれぞれ本発明に係る多層配
線の製造方法の一実施例の工程を説明するための図、第
２図（ａ）乃至（Ｃ）はそれぞれ従来の方法により製造
される多層配線形成工程を説明するための図、第３図は
ＷＳ ｉ）（＋ ＭｏＳ ｉｘ上のタングステンの成長
速度の温度依存性を示す図である。 １・・・半導体基板、 ２・・・第１層ＭｏＳｉ配線、
３・・・層間絶縁膜１． ４・・・第２層Ａｌ−５ｉ配
線、５・・・層間絶縁膜■、 ６，７・・リルーホール
、８・・・選択成長タングステン（導体）、 ９・・・
第１層ＭｏＳｉ配線。 呂願人 工業技術院長 萬１図 １２図 Ｔ（’ｃ） 萬３図
線の製造方法の一実施例の工程を説明するための図、第
２図（ａ）乃至（Ｃ）はそれぞれ従来の方法により製造
される多層配線形成工程を説明するための図、第３図は
ＷＳ ｉ）（＋ ＭｏＳ ｉｘ上のタングステンの成長
速度の温度依存性を示す図である。 １・・・半導体基板、 ２・・・第１層ＭｏＳｉ配線、
３・・・層間絶縁膜１． ４・・・第２層Ａｌ−５ｉ配
線、５・・・層間絶縁膜■、 ６，７・・リルーホール
、８・・・選択成長タングステン（導体）、 ９・・・
第１層ＭｏＳｉ配線。 呂願人 工業技術院長 萬１図 １２図 Ｔ（’ｃ） 萬３図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に第１層の導体配線を形成する工程と
、 該第１層の導体配線上に第１の層間絶縁膜を介して第２
層の導体配線を形成する工程と、該第２層の導体配線上
に第２の層間絶縁膜を形成する工程と、 上記第２の層間絶縁膜及び第１の層間絶縁膜にそれぞれ
上記第１層及び第２層の導体配線に通じる第１及び第２
のスルーホールを形成する工程と、 該第１及び第２のスルーホールに選択成長により導体を
埋め込む工程と、 上記第２の層間絶縁膜上に上記第１及び第２のスルーホ
ールに埋め込まれた導体に接続される第３層の導体配線
を形成する工程と、 を含んでなり、 上記第１層及び第２層の導体配線をそれぞれ光学的反射
率の異なる導体材料で形成するようになしたことを特徴
とする多層配線の製造方法。 ２、前記第１及び第２のスルーホールに選択成長により
埋め込まれる導体材料をタングステンとなした第１項記
載の多層配線の製造方法。 ３、前記第１層の導体配線として、前記第２層の導体配
線に用いた導体材料の光学的反射率より低い導体材料を
用いて形成してなる第１項記載の多層配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004671A JPH0611045B2 (ja) | 1988-01-14 | 1988-01-14 | 多層配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004671A JPH0611045B2 (ja) | 1988-01-14 | 1988-01-14 | 多層配線の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184848A true JPH01184848A (ja) | 1989-07-24 |
| JPH0611045B2 JPH0611045B2 (ja) | 1994-02-09 |
Family
ID=11590368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63004671A Expired - Lifetime JPH0611045B2 (ja) | 1988-01-14 | 1988-01-14 | 多層配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611045B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6383916B1 (en) * | 1998-12-21 | 2002-05-07 | M. S. Lin | Top layers of metal for high performance IC's |
| US7294871B2 (en) | 1998-12-21 | 2007-11-13 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7405149B1 (en) | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
| US8546947B2 (en) | 2001-12-13 | 2013-10-01 | Megica Corporation | Chip structure and process for forming the same |
-
1988
- 1988-01-14 JP JP63004671A patent/JPH0611045B2/ja not_active Expired - Lifetime
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6383916B1 (en) * | 1998-12-21 | 2002-05-07 | M. S. Lin | Top layers of metal for high performance IC's |
| US7294871B2 (en) | 1998-12-21 | 2007-11-13 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7294870B2 (en) | 1998-12-21 | 2007-11-13 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7329954B2 (en) | 1998-12-21 | 2008-02-12 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7368376B2 (en) | 1998-12-21 | 2008-05-06 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7372155B2 (en) | 1998-12-21 | 2008-05-13 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7372085B2 (en) | 1998-12-21 | 2008-05-13 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7382058B2 (en) | 1998-12-21 | 2008-06-03 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7384864B2 (en) | 1998-12-21 | 2008-06-10 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7385292B2 (en) | 1998-12-21 | 2008-06-10 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7388292B2 (en) | 1998-12-21 | 2008-06-17 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7397135B2 (en) | 1998-12-21 | 2008-07-08 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7396756B2 (en) | 1998-12-21 | 2008-07-08 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7405149B1 (en) | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
| US7420276B2 (en) | 1998-12-21 | 2008-09-02 | Megica Corporation | Post passivation structure for semiconductor chip or wafer |
| US7422976B2 (en) | 1998-12-21 | 2008-09-09 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7442969B2 (en) | 1998-12-21 | 2008-10-28 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7456100B2 (en) | 1998-12-21 | 2008-11-25 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7465975B2 (en) | 1998-12-21 | 2008-12-16 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US8546947B2 (en) | 2001-12-13 | 2013-10-01 | Megica Corporation | Chip structure and process for forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0611045B2 (ja) | 1994-02-09 |
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