JPH01193937A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH01193937A JPH01193937A JP63018044A JP1804488A JPH01193937A JP H01193937 A JPH01193937 A JP H01193937A JP 63018044 A JP63018044 A JP 63018044A JP 1804488 A JP1804488 A JP 1804488A JP H01193937 A JPH01193937 A JP H01193937A
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- address
- instruction
- control memory
- microinstruction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロプログラムの実行アドレスを制御する
マイクロプログラム制御装置に関するものである。
マイクロプログラム制御装置に関するものである。
従来の技術
従来のマイクロプログラム制御装置としては、例ｔばｌ
ｒナショナル テクニカル レポート（Ｎａｔｉｏｎａ
ｌ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ） Ｊ Ｖｏ
ｌ、２９、ｉ２ （Ａｐｒ 、 １９８３ ）のＰ１１
６に示されている。
ｒナショナル テクニカル レポート（Ｎａｔｉｏｎａ
ｌ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ） Ｊ Ｖｏ
ｌ、２９、ｉ２ （Ａｐｒ 、 １９８３ ）のＰ１１
６に示されている。
第３図はこの従来のマイクロプログラム制御装置の構成
図を示すものであシ、１０１はマイクロプログラムを格
納する制御記憶、１０２はマクロ３ベーノ 命令を格納するマクロ命令レジスタ、１０４はマクロ命
令レジスタ１０２の命令を解読し対応する制御記憶１０
１のアドレスを発生するマクロ命令解読器、１０５は制
御記憶１０１のアドレスを格納する制御記憶アドレスレ
ジスタ、１０６は制御記憶アドレスレジスタ１０５の値
を１加算する加算器、１０７は制御記憶アドレスレジス
タ１０５で指定された制御記憶１０１中のマイクロ命令
を格納するマイクロ命令レジスタ、１０８はマイクロ命
令レジスタ１０７の命令を解読し制御信号を発生するマ
イクロ命令解読器、１０１はマイクロ命令解読器１０８
から発生される制御信号に従ってマクロ命令解読器１０
４と加算器１０６とマイクロ命令レジスタ１０７から発
生されたアドレスのいずれかを選択するセレクタである
。
図を示すものであシ、１０１はマイクロプログラムを格
納する制御記憶、１０２はマクロ３ベーノ 命令を格納するマクロ命令レジスタ、１０４はマクロ命
令レジスタ１０２の命令を解読し対応する制御記憶１０
１のアドレスを発生するマクロ命令解読器、１０５は制
御記憶１０１のアドレスを格納する制御記憶アドレスレ
ジスタ、１０６は制御記憶アドレスレジスタ１０５の値
を１加算する加算器、１０７は制御記憶アドレスレジス
タ１０５で指定された制御記憶１０１中のマイクロ命令
を格納するマイクロ命令レジスタ、１０８はマイクロ命
令レジスタ１０７の命令を解読し制御信号を発生するマ
イクロ命令解読器、１０１はマイクロ命令解読器１０８
から発生される制御信号に従ってマクロ命令解読器１０
４と加算器１０６とマイクロ命令レジスタ１０７から発
生されたアドレスのいずれかを選択するセレクタである
。
以上のように構成された従来のマイクロプログラム制御
装置におけるプログラム実行方法を第４図の例を用いて
説明する。マイクロプログラムは制御記憶１０１中の連
続したアドレス領域に、ある基本機能ごとに複数行を１
ブロツクとしてコーディングされている（第４図（ｉ）
Ａ１−Ａ４．ＧＶ）Ｂ１〜Ｂ２）。また、マクロ命令レ
ジスタ１０２に格納されているマクロ命令は命令フィー
ルドとアドレス修飾フィールドから構成される（第４図
では命令フィールド１４ｂｉｔ、アドレス修飾フィール
ド２ｂｉｔとする）。第４図においてＸ゛ＸＸ′”で書
かれであるものは制御記憶のアドレスを１６進数で示し
たものである。従来のマイクロプログラム制御装置では
、基本的に制御記憶アドレスレジスタ１０５で指定され
た制御記憶１０１のマイクロ命令を順に実行していくが
、その動作は第４図の（１）〜Ｑ■）の４通シに分けら
れる。（１）はマクロ命令の解読を開始する場合、（１
１）はマイクロ命令を連続した１ステツプずつ実行する
場合、（ｉｉｉ）は分岐命令のマイクロ命令を実行する
場合、ａＶ）は今、実行中のマクロ命令が終了し、次の
マクロ命令を解読する場合である。まず（１）について
説明する。マクロ命令の解読を開始する場合、マクロ命
令解読器１０４はマクロ命令レジスタ１０２に格納され
ているマクロ命令の命令フィールドから、対応する５、
Ｘ−７・ 制御記憶１０１のブロックがＡ１−Ａ４のいずれかであ
ることを判断する。そして更にマクロ命令のアドレス修
飾フィールドから、Ａ２であることを決定し、Ａ２の先
頭アドレスＸ Ｉ＋ １４ｏ １１を出力する。出力さ
れたアドレスはセレクタ１１０を通って制御記憶アドレ
スレジスタ１０５に格納され、制御記憶１０１中のブロ
ックＡ２の実行が開始される。次に（面について説明す
る。分岐命令のマイクロ命令（ｊｕｍｐ Ｘ ” ２０
０ ” ）を実行する場合、分岐命令はマイクロ命令レ
ジスタ１０了に格納され、分岐アドレス（Ｘ ”２００
” ）が出力されると共に、マイクロ命令解読器１０
８が分岐命令であることを認識して、セレクタ１１０に
信号を出力する。セレクタ１１０はこの信号によって、
前記分岐アドレスを選択し、分岐アドレスからマイクロ
命令が実行されることになる。次Ｋ（ＩＶ）について説
明する。今、実行中のマクロ命令が終了する場合（即ち
、ブロックＡ２の最後の命令が実行されると）、マイク
ロ命令解読器ｉｏｓから、マクロ命令解読器１０４とセ
レクタ１１０にブロック終６ベー、・ 子信号（以下ＥＯＢと略す）が出力される。ＥＯＢ信号
によってマクロ命令解読器１０４は次のマクロ命令をＡ
２の時と同様に解読し、Ｂ１の先頭アドレスＸ”３００
”を出力する。出力されたアドレスはＥＯＢ信号によっ
てセレクタ１１０で選択され、制御記憶アドレスレジス
タ１０５に格納されて、ブロックＢ１の実行が開始され
る。最後に（１）。
装置におけるプログラム実行方法を第４図の例を用いて
説明する。マイクロプログラムは制御記憶１０１中の連
続したアドレス領域に、ある基本機能ごとに複数行を１
ブロツクとしてコーディングされている（第４図（ｉ）
Ａ１−Ａ４．ＧＶ）Ｂ１〜Ｂ２）。また、マクロ命令レ
ジスタ１０２に格納されているマクロ命令は命令フィー
ルドとアドレス修飾フィールドから構成される（第４図
では命令フィールド１４ｂｉｔ、アドレス修飾フィール
ド２ｂｉｔとする）。第４図においてＸ゛ＸＸ′”で書
かれであるものは制御記憶のアドレスを１６進数で示し
たものである。従来のマイクロプログラム制御装置では
、基本的に制御記憶アドレスレジスタ１０５で指定され
た制御記憶１０１のマイクロ命令を順に実行していくが
、その動作は第４図の（１）〜Ｑ■）の４通シに分けら
れる。（１）はマクロ命令の解読を開始する場合、（１
１）はマイクロ命令を連続した１ステツプずつ実行する
場合、（ｉｉｉ）は分岐命令のマイクロ命令を実行する
場合、ａＶ）は今、実行中のマクロ命令が終了し、次の
マクロ命令を解読する場合である。まず（１）について
説明する。マクロ命令の解読を開始する場合、マクロ命
令解読器１０４はマクロ命令レジスタ１０２に格納され
ているマクロ命令の命令フィールドから、対応する５、
Ｘ−７・ 制御記憶１０１のブロックがＡ１−Ａ４のいずれかであ
ることを判断する。そして更にマクロ命令のアドレス修
飾フィールドから、Ａ２であることを決定し、Ａ２の先
頭アドレスＸ Ｉ＋ １４ｏ １１を出力する。出力さ
れたアドレスはセレクタ１１０を通って制御記憶アドレ
スレジスタ１０５に格納され、制御記憶１０１中のブロ
ックＡ２の実行が開始される。次に（面について説明す
る。分岐命令のマイクロ命令（ｊｕｍｐ Ｘ ” ２０
０ ” ）を実行する場合、分岐命令はマイクロ命令レ
ジスタ１０了に格納され、分岐アドレス（Ｘ ”２００
” ）が出力されると共に、マイクロ命令解読器１０
８が分岐命令であることを認識して、セレクタ１１０に
信号を出力する。セレクタ１１０はこの信号によって、
前記分岐アドレスを選択し、分岐アドレスからマイクロ
命令が実行されることになる。次Ｋ（ＩＶ）について説
明する。今、実行中のマクロ命令が終了する場合（即ち
、ブロックＡ２の最後の命令が実行されると）、マイク
ロ命令解読器ｉｏｓから、マクロ命令解読器１０４とセ
レクタ１１０にブロック終６ベー、・ 子信号（以下ＥＯＢと略す）が出力される。ＥＯＢ信号
によってマクロ命令解読器１０４は次のマクロ命令をＡ
２の時と同様に解読し、Ｂ１の先頭アドレスＸ”３００
”を出力する。出力されたアドレスはＥＯＢ信号によっ
てセレクタ１１０で選択され、制御記憶アドレスレジス
タ１０５に格納されて、ブロックＢ１の実行が開始され
る。最後に（１）。
（ｉｉｉ） 、、 Ｏｖ）以外の場合、即ち連続した１
ステツプずつ実行する場合（１１）について説明する。
ステツプずつ実行する場合（１１）について説明する。
制御記憶１０１のＸ ”ｎ”番地のステップ１が実行さ
れると、加算器１０６が現制御記憶アドレスレジスタの
値（ｘ゛ｎ″）を１インクリメントしたアドレス（Ｘ
” ｎ−１−１′′）を出力する。出力されたアドレス
は、セレクタ１１０を通って制御記憶アドレスレジスタ
１０５に格納されて、１ステツプずつ連続したマイクロ
命令が実行される。以上のような（１）〜６ｖ）の動作
によってマクロ命令が実行されることになる。
れると、加算器１０６が現制御記憶アドレスレジスタの
値（ｘ゛ｎ″）を１インクリメントしたアドレス（Ｘ
” ｎ−１−１′′）を出力する。出力されたアドレス
は、セレクタ１１０を通って制御記憶アドレスレジスタ
１０５に格納されて、１ステツプずつ連続したマイクロ
命令が実行される。以上のような（１）〜６ｖ）の動作
によってマクロ命令が実行されることになる。
発明が解決しようとする課題
しかしながら第３図のような構成では、マクロ命令了ヘ
ーノ 解読器がマクロ命令中の命令フィールドだけでなくアド
レス修飾フィールドも考慮に入れて解読しなければなら
なかったためハード量が膨大になるという問題点を有し
ていた。また、アドレス修飾がブロック単位でしかでき
ないという問題点も有していた。
ーノ 解読器がマクロ命令中の命令フィールドだけでなくアド
レス修飾フィールドも考慮に入れて解読しなければなら
なかったためハード量が膨大になるという問題点を有し
ていた。また、アドレス修飾がブロック単位でしかでき
ないという問題点も有していた。
本発明はかかる点に鑑み、少ないハード量で制御記憶上
の各ブロックのアクセスを可能にし、更にマイクロ命令
単位でアドレス修飾を可能とするマイクロプログラム制
御装置を提供することを目的とする。
の各ブロックのアクセスを可能にし、更にマイクロ命令
単位でアドレス修飾を可能とするマイクロプログラム制
御装置を提供することを目的とする。
課題を解決するための手段
本発明は、マイクロプログラムを格納する制御記憶と、
マクロ命令を格納するマクロ命令レジスタと、前記マク
ロ命令レジスタに格納されている命令コードの一部を保
存するレジスタと、前記マクロ命令レジスタの命令を解
読し対応する制御記憶のアドレスを発生するマクロ命令
解読器と、前記制御記憶のアドレスを格納する制御記憶
アドレスレジスタと、前記制御記憶アドレスレジスタの
値を１加算する加算器と、前記制御記憶アドレスレジス
タで指定された前記制御記憶中のマイクロ命令を格納す
るマイクロ命令レジスタと、前記マイクロ命令レジスタ
の命令を解読し制御信号を発生するマイクロ命令解読器
と、前記マイクロ命令レジスタに格納されているマイク
ロ命令で指定された分岐先アドレスを前記レジスタに格
納されている内容で修飾するアドレス修飾回路と、前記
マイクロ命令解読器から発生される制御信号に従って前
記マクロ命令解読器と前記アドレス修飾回路と前記加算
器から発生されたアドレスの内いずれかを選択するセレ
クタを備え、マイクロ命令から前記レジスタへデータを
書き込むことができることを特徴とするマイクロプログ
ラム制御装置である。
マクロ命令を格納するマクロ命令レジスタと、前記マク
ロ命令レジスタに格納されている命令コードの一部を保
存するレジスタと、前記マクロ命令レジスタの命令を解
読し対応する制御記憶のアドレスを発生するマクロ命令
解読器と、前記制御記憶のアドレスを格納する制御記憶
アドレスレジスタと、前記制御記憶アドレスレジスタの
値を１加算する加算器と、前記制御記憶アドレスレジス
タで指定された前記制御記憶中のマイクロ命令を格納す
るマイクロ命令レジスタと、前記マイクロ命令レジスタ
の命令を解読し制御信号を発生するマイクロ命令解読器
と、前記マイクロ命令レジスタに格納されているマイク
ロ命令で指定された分岐先アドレスを前記レジスタに格
納されている内容で修飾するアドレス修飾回路と、前記
マイクロ命令解読器から発生される制御信号に従って前
記マクロ命令解読器と前記アドレス修飾回路と前記加算
器から発生されたアドレスの内いずれかを選択するセレ
クタを備え、マイクロ命令から前記レジスタへデータを
書き込むことができることを特徴とするマイクロプログ
ラム制御装置である。
作 用
本発明は前記した構成によシ、マイクロ命令で指定され
た分岐先アドレスをレジスタの内容で修飾するアドレス
修飾回路を持ち、マイクロプログラムでそのレジスタに
データを書き込むことがで９ページ きることによって、少ないハード量で制御記憶上の各ブ
ロックのアクセスを可能にし、更にマイクロ命令単位で
のアドレス修飾を可能にする。
た分岐先アドレスをレジスタの内容で修飾するアドレス
修飾回路を持ち、マイクロプログラムでそのレジスタに
データを書き込むことがで９ページ きることによって、少ないハード量で制御記憶上の各ブ
ロックのアクセスを可能にし、更にマイクロ命令単位で
のアドレス修飾を可能にする。
実施例
第１図は本発明の実施例におけるマイクロプログラム制
御装置の構成図を示すものである。第１図において、１
はマイクロプログラムを格納する制御記憶、２はマクロ
命令を格納するマクロ命令レジスタ、３はマクロ命令レ
ジスタ２に格納されている命令コードの一部をシフトし
てコピーするレジスター４はマクロ命令レジスタ２の命
令全解読し対応する制御記憶のアドレスを発生するマク
ロ命令解読器、５は制御記憶１のアドレスを格納する制
御記憶アドレスレジスタ、６は制御記憶アドレスレジス
タ５の値を１加算する加算器、了はマイクロ命令を格納
するマイクロ命令レジスタ、８はマイクロ命令レジスタ
の命令を解読し制御信号を発生するマイクロ命令解読器
、９はマイクロ命令で指定された分岐先アドレスとレジ
スタ３の値の論理和をとるアドレス修飾回路、１ｏはマ
イ１ｏページ クロ命令解読器８から発生される制御信号に従フて制御
記憶１のアドレスを選択するセレクタである。
御装置の構成図を示すものである。第１図において、１
はマイクロプログラムを格納する制御記憶、２はマクロ
命令を格納するマクロ命令レジスタ、３はマクロ命令レ
ジスタ２に格納されている命令コードの一部をシフトし
てコピーするレジスター４はマクロ命令レジスタ２の命
令全解読し対応する制御記憶のアドレスを発生するマク
ロ命令解読器、５は制御記憶１のアドレスを格納する制
御記憶アドレスレジスタ、６は制御記憶アドレスレジス
タ５の値を１加算する加算器、了はマイクロ命令を格納
するマイクロ命令レジスタ、８はマイクロ命令レジスタ
の命令を解読し制御信号を発生するマイクロ命令解読器
、９はマイクロ命令で指定された分岐先アドレスとレジ
スタ３の値の論理和をとるアドレス修飾回路、１ｏはマ
イ１ｏページ クロ命令解読器８から発生される制御信号に従フて制御
記憶１のアドレスを選択するセレクタである。
以上のように構成されたこの実施例のマイクロプログラ
ム制御装置について第２図の例を用いて以下その動作を
説明する。マイクロプログラムは従来例と同様、基能単
位ごとにブロックとして制御記憶１上にコーディングさ
れている（第２図（ｉ）Ａ 、 （ｉｖ） Ｂ ）。ま
た、マクロ命令のフィールド構成も等しいと仮定する。
ム制御装置について第２図の例を用いて以下その動作を
説明する。マイクロプログラムは従来例と同様、基能単
位ごとにブロックとして制御記憶１上にコーディングさ
れている（第２図（ｉ）Ａ 、 （ｉｖ） Ｂ ）。ま
た、マクロ命令のフィールド構成も等しいと仮定する。
第２図においてｘ”ｘｘ″で書かれであるものは制御記
憶のアドレスを１６進数で示したものである。この実施
例のマイクロプログラム制御装置では、基本的に制御記
憶アドレスレジスタ５で指定された制御記憶１のマイク
ロ命令を順に実行していくが、その動作は第２図の（１
）〜Ｑｖ）の６通シに分けられる。（１）はマクロ命令
の解読を開始する場合、（ＩＩ）は第４図（１１）に等
しいので省略しているがマイクロ命令を連続した１ステ
ツプずつ実行する場合、（ｉｉｏ 、 （ｉｉｏは分岐
命令を実行する場合、（ｉｖ）は今、実行中のマクロ命
令が終了し、１１、−ン 次のマクロ命令を解読する場合である。まず、（１）に
ついて説明する。マクロ命令の解読を開始する場合、マ
クロ命令解読器４はマクロ命令レジスタ２に格納されて
いるマクロ命令の命令フィールドのみから、対応する制
御記憶１のブロックがブロックＡであると判断し、Ａの
先頭アドレスＸ″１ｏｏ”を出力する。出力されたアド
レスはセレクタ１゜を通って制御記憶アドレスレジスタ
５に格納され、ブロックＡの実行が開始される。と同時
に、マクロ命令のアドレス修飾フィールドがレジスタ３
に左４ビツトシフトされた形でコピーされる。（コピー
された２ビツト以外はすべて０が入る。即ち（１）の場
合、レジスタ３にはＸ”００１０”が格納される。）次
に（１１）について説明する。分岐命令のマイクロ命令
（ｊｕｍｐ Ｘ ” ２００ ” ）を実行する場合、
分岐命令がマイクロ命令レジスタ７に格納され、分岐ア
ドレス（Ｘ″２Ｑｏ”）が出力された後、アドレス修飾
回路９によって、アドレスＸ”２００”とレジスタ３と
の論理和をとったアドレス（Ｘ″２１０”）が出力され
る。また、マイクロ命令解読器８が分岐命令であること
を認識して、セレクタ１ｏに信号を出力する。セレクタ
１ｏはこの信号によって前記分岐アドレス（Ｘ″２１０
”）を選択し、分岐アドレスからマイクロ命令が実行さ
れる。この過程ではレジスタ３に入る値によって（ｊｕ
ｍｐ Ｘ ２００ ” ）という１分岐命令だけで、Ｘ
”２００”、Ｘ″’２１０”、Ｘ″２２０”、ＸＩ′２
３０”番地への分岐が可能になる。次に（ｉｉｉ）につ
いて説明する。（１１）ではレジスタ３に格納されてい
る値は、マクロ命令解読時に設定された値であるが、本
発明ではマイクロ命令によるレジスタ３への書込が可能
であシ、（１１）はこの機能を利用した例である。
憶のアドレスを１６進数で示したものである。この実施
例のマイクロプログラム制御装置では、基本的に制御記
憶アドレスレジスタ５で指定された制御記憶１のマイク
ロ命令を順に実行していくが、その動作は第２図の（１
）〜Ｑｖ）の６通シに分けられる。（１）はマクロ命令
の解読を開始する場合、（ＩＩ）は第４図（１１）に等
しいので省略しているがマイクロ命令を連続した１ステ
ツプずつ実行する場合、（ｉｉｏ 、 （ｉｉｏは分岐
命令を実行する場合、（ｉｖ）は今、実行中のマクロ命
令が終了し、１１、−ン 次のマクロ命令を解読する場合である。まず、（１）に
ついて説明する。マクロ命令の解読を開始する場合、マ
クロ命令解読器４はマクロ命令レジスタ２に格納されて
いるマクロ命令の命令フィールドのみから、対応する制
御記憶１のブロックがブロックＡであると判断し、Ａの
先頭アドレスＸ″１ｏｏ”を出力する。出力されたアド
レスはセレクタ１゜を通って制御記憶アドレスレジスタ
５に格納され、ブロックＡの実行が開始される。と同時
に、マクロ命令のアドレス修飾フィールドがレジスタ３
に左４ビツトシフトされた形でコピーされる。（コピー
された２ビツト以外はすべて０が入る。即ち（１）の場
合、レジスタ３にはＸ”００１０”が格納される。）次
に（１１）について説明する。分岐命令のマイクロ命令
（ｊｕｍｐ Ｘ ” ２００ ” ）を実行する場合、
分岐命令がマイクロ命令レジスタ７に格納され、分岐ア
ドレス（Ｘ″２Ｑｏ”）が出力された後、アドレス修飾
回路９によって、アドレスＸ”２００”とレジスタ３と
の論理和をとったアドレス（Ｘ″２１０”）が出力され
る。また、マイクロ命令解読器８が分岐命令であること
を認識して、セレクタ１ｏに信号を出力する。セレクタ
１ｏはこの信号によって前記分岐アドレス（Ｘ″２１０
”）を選択し、分岐アドレスからマイクロ命令が実行さ
れる。この過程ではレジスタ３に入る値によって（ｊｕ
ｍｐ Ｘ ２００ ” ）という１分岐命令だけで、Ｘ
”２００”、Ｘ″’２１０”、Ｘ″２２０”、ＸＩ′２
３０”番地への分岐が可能になる。次に（ｉｉｉ）につ
いて説明する。（１１）ではレジスタ３に格納されてい
る値は、マクロ命令解読時に設定された値であるが、本
発明ではマイクロ命令によるレジスタ３への書込が可能
であシ、（１１）はこの機能を利用した例である。
まずマイクロ命令でレジスタ３にＸ″０００４”を設定
した後、分岐命令（ｊｕｍｐ Ｘ ” ２００”）を実
行すると、Ｘ”２０４”番地に分岐することができる。
した後、分岐命令（ｊｕｍｐ Ｘ ” ２００”）を実
行すると、Ｘ”２０４”番地に分岐することができる。
最後にＱφについて説明する。実行中のマクロ命令が終
了すると、従来例第４図ＯＶ）と同様にＥＯＢ信号がマ
イクロ命令解読器８から出力され、この信号によって次
のマクロ命令が解読される。これらの（１）〜０φの動
作によってマクロ命令が実行され１３、−ジ ることになる。
了すると、従来例第４図ＯＶ）と同様にＥＯＢ信号がマ
イクロ命令解読器８から出力され、この信号によって次
のマクロ命令が解読される。これらの（１）〜０φの動
作によってマクロ命令が実行され１３、−ジ ることになる。
以上のようにこの実施例によれば、マクロ命令のアドレ
ス修飾フィールドを保存するレジスタと、マイクロ命令
で指定された分岐アドレスをレジスタで修飾するアドレ
ス修飾回路を持ち、マイクロ命令で前記レジスタに書込
むことができるという特徴を持つことによって少ないハ
ード量で制御記憶上の各ブロックのアク＋スを可能にし
、更に、マイクロ命令単位でのアドレス修飾を可能にす
ることができる。
ス修飾フィールドを保存するレジスタと、マイクロ命令
で指定された分岐アドレスをレジスタで修飾するアドレ
ス修飾回路を持ち、マイクロ命令で前記レジスタに書込
むことができるという特徴を持つことによって少ないハ
ード量で制御記憶上の各ブロックのアク＋スを可能にし
、更に、マイクロ命令単位でのアドレス修飾を可能にす
ることができる。
なお、第１図の実施例においてレジスタ３はマクロ命令
のアドレス修飾フィールドを左４ビツトシフトした値を
保存すると書いたが、アドレス修飾フィールドを反映し
た形ならどんな形で保存しても良い。（例えば、ある一
定の値とたし算をした結果であるとか・・・・・。）ま
た、アドレス修飾回路は２人力の論理和をとると書いた
が、他の修飾方法（例えば、加減算等・・・・・）を実
現する回路でも良い。
のアドレス修飾フィールドを左４ビツトシフトした値を
保存すると書いたが、アドレス修飾フィールドを反映し
た形ならどんな形で保存しても良い。（例えば、ある一
定の値とたし算をした結果であるとか・・・・・。）ま
た、アドレス修飾回路は２人力の論理和をとると書いた
が、他の修飾方法（例えば、加減算等・・・・・）を実
現する回路でも良い。
発明の効果
１４、。
以上説明したよう忙、本発明によれば、少ないハード量
で制御記憶上の各ブロックのアクセスを可能にし、マイ
クロ命令単位でのアドレス修飾も可能とするため、その
実用的効果は大きい。
で制御記憶上の各ブロックのアクセスを可能にし、マイ
クロ命令単位でのアドレス修飾も可能とするため、その
実用的効果は大きい。
第１図は本発明の一実施例におけるマイクロプログラム
制御装置の構成図、第２図は第１図の実施例で実行され
るマイクロプログラムの制御図、第３図は従来のマイク
ロプログラム制御装置の構成図、第４図は第３図に示す
従来例で実行されるマイクロプログラムの制御図である
。 １．１０１・・・・・制御記憶、２ 、１０２・・・・
・・マクロ命令レジスタ、３・・・・・レジスタ、４，
１０４・・・・・・マクロ命令解読器、５，１０５・・
・・・制御記憶アドレスレジスタ、６，１０６・・・・
・・、７Ｊ３ＥＨ１７。 １０７・・・・・マイクロ命令レジスタ、８，１０８・
・・・・・マイクロ命令解読器、９・・・・・・アドレ
ス修飾回路、１０．１１０・・・・・・セレクタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第２図 （ｉｉｉ） 第３図 （１■） 第４図
制御装置の構成図、第２図は第１図の実施例で実行され
るマイクロプログラムの制御図、第３図は従来のマイク
ロプログラム制御装置の構成図、第４図は第３図に示す
従来例で実行されるマイクロプログラムの制御図である
。 １．１０１・・・・・制御記憶、２ 、１０２・・・・
・・マクロ命令レジスタ、３・・・・・レジスタ、４，
１０４・・・・・・マクロ命令解読器、５，１０５・・
・・・制御記憶アドレスレジスタ、６，１０６・・・・
・・、７Ｊ３ＥＨ１７。 １０７・・・・・マイクロ命令レジスタ、８，１０８・
・・・・・マイクロ命令解読器、９・・・・・・アドレ
ス修飾回路、１０．１１０・・・・・・セレクタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第２図 （ｉｉｉ） 第３図 （１■） 第４図
Claims (1)
- マイクロプログラムを格納する制御記憶と、マクロ命
令を格納するマクロ命令レジスタと、前記マクロ命令レ
ジスタに格納されている命令コードの一部を保持するレ
ジスタと、前記マクロ命令レジスタの命令を解読し対応
する制御記憶のアドレスを発生するマクロ命令解読器と
、前記制御記憶のアドレスを格納する制御記憶アドレス
レジスタと、前記制御記憶アドレスレジスタの値を１加
算する加算器と、前記制御記憶アドレスレジスタで指定
された前記制御記憶中のマイクロ命令を格納するマイク
ロ命令レジスタと、前記マイクロ命令レジスタの命令を
解読し制御信号を発生するマイクロ命令解読器と、前記
マイクロ命令レジスタに格納されているマイクロ命令で
指定された分岐先アドレスを前記レジスタに格納されて
いる内容で修飾するアドレス修飾回路と、前記マイクロ
命令解読器から発生される制御信号に従って前記マクロ
命令解読器と前記アドレス修飾回路と前記加算器から発
生されたアドレスの内いずれかを選択するセレクタを備
え、マイクロ命令から前記レジスタへデータを書き込む
ことができることを特徴とするマイクロプログラム制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1804488A JPH0810429B2 (ja) | 1988-01-28 | 1988-01-28 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1804488A JPH0810429B2 (ja) | 1988-01-28 | 1988-01-28 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01193937A true JPH01193937A (ja) | 1989-08-03 |
| JPH0810429B2 JPH0810429B2 (ja) | 1996-01-31 |
Family
ID=11960688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1804488A Expired - Fee Related JPH0810429B2 (ja) | 1988-01-28 | 1988-01-28 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810429B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU756695B2 (en) * | 1999-04-23 | 2003-01-23 | Sarlyn Pty Ltd | Method and device handbrake setting |
-
1988
- 1988-01-28 JP JP1804488A patent/JPH0810429B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU756695B2 (en) * | 1999-04-23 | 2003-01-23 | Sarlyn Pty Ltd | Method and device handbrake setting |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810429B2 (ja) | 1996-01-31 |
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