JPH01194005A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH01194005A JPH01194005A JP1904388A JP1904388A JPH01194005A JP H01194005 A JPH01194005 A JP H01194005A JP 1904388 A JP1904388 A JP 1904388A JP 1904388 A JP1904388 A JP 1904388A JP H01194005 A JPH01194005 A JP H01194005A
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- JP
- Japan
- Prior art keywords
- information
- memory
- input
- programmable controller
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、所定のシーケンスプログラムに従って入力
した情報に基づいて演算し、その演算結果を出力するプ
ログラムプルコントローラに係り、特に、入力情報の処
理に関するものである。
した情報に基づいて演算し、その演算結果を出力するプ
ログラムプルコントローラに係り、特に、入力情報の処
理に関するものである。
（従来の技術〕
第４図はこの種の従来のプログラマブルコントローラの
概略構成図であり、情報入出力用のＩ１０インタフェー
ス部（１）と、入力情報に基づいて演算する演算処理部
（２）とを備えている。
概略構成図であり、情報入出力用のＩ１０インタフェー
ス部（１）と、入力情報に基づいて演算する演算処理部
（２）とを備えている。
次に動作について説明する。図示省略のリミットスイッ
チ等のオン、オフ情報がＩ１０インターフェース部（１
）を介してそのまま演算処理部（２）に入力される。演
算処理部（２）では所定のシーケンスプログラムに従っ
てシーケンス処理を実行し、その結果を、Ｉ１０インタ
ーフェース部（１）を介して出力する。この結果、図示
省略のモータを停止させるような制御が実行される。
チ等のオン、オフ情報がＩ１０インターフェース部（１
）を介してそのまま演算処理部（２）に入力される。演
算処理部（２）では所定のシーケンスプログラムに従っ
てシーケンス処理を実行し、その結果を、Ｉ１０インタ
ーフェース部（１）を介して出力する。この結果、図示
省略のモータを停止させるような制御が実行される。
上述した従来のプログラマブルコントローラにあっては
、リミットスイッチ等のオン、オフ情報がＩ１０インタ
ーフェース部（１）を介してそのまま演算処理部（２）
に入力する構成になフているがために、タイミングによ
ってはノイズを正規の情報と見做なして演算処理を実行
することがあり、その結果、システムの誤動作を招くな
どの課題があった。
、リミットスイッチ等のオン、オフ情報がＩ１０インタ
ーフェース部（１）を介してそのまま演算処理部（２）
に入力する構成になフているがために、タイミングによ
ってはノイズを正規の情報と見做なして演算処理を実行
することがあり、その結果、システムの誤動作を招くな
どの課題があった。
この発明は上記の課題を解消するためになされたもので
、ノイズと正規情報とを容易に区別することができ、こ
れによってノイズに起因するシステムの誤動作を防ぐこ
とのできるプログラマブルコントローラを得ることを目
的とする。
、ノイズと正規情報とを容易に区別することができ、こ
れによってノイズに起因するシステムの誤動作を防ぐこ
とのできるプログラマブルコントローラを得ることを目
的とする。
この発明に係るプログラマブルコントローラは読取り情
報を一次的に格納する第１のメモリと、各シーケンスス
テップの演算結果を格納する第２のメモリと、最新の読
取り情報と第１のメモリに格納された前回の読取り情報
とを比較し、両者が一致するか否かを判定する比較手段
と、この比較手段によって二つの情報が一致すると判定
されたときこれらの情報の一方を演算のための情報とし
て入力し、二つの情報が不一致と判定されたとき第２の
メモリに格納された前スキャンの同一のシーケンスステ
ップの情報を演算のための情報として入力する制御手段
とを備えたものである。
報を一次的に格納する第１のメモリと、各シーケンスス
テップの演算結果を格納する第２のメモリと、最新の読
取り情報と第１のメモリに格納された前回の読取り情報
とを比較し、両者が一致するか否かを判定する比較手段
と、この比較手段によって二つの情報が一致すると判定
されたときこれらの情報の一方を演算のための情報とし
て入力し、二つの情報が不一致と判定されたとき第２の
メモリに格納された前スキャンの同一のシーケンスステ
ップの情報を演算のための情報として入力する制御手段
とを備えたものである。
この発明においては、最新の読取り情報と前回分の読取
り情報とを比較し、これら二つの情報が一致したときこ
のうちの一方を演算のための情報として入力し、不一致
の場合には前スキャンの同一シーケンスステップの演算
結果情報を演算のための情報として入力するので、ノイ
ズと正規情報とが区別され、これによってシステムの誤
動作を防ぐことができる。
り情報とを比較し、これら二つの情報が一致したときこ
のうちの一方を演算のための情報として入力し、不一致
の場合には前スキャンの同一シーケンスステップの演算
結果情報を演算のための情報として入力するので、ノイ
ズと正規情報とが区別され、これによってシステムの誤
動作を防ぐことができる。
以下、本発明の一実施例を図について説明する。第１図
において従来装置と同一の符号を付したものはそれぞれ
同一の要素を示し、これら以外の（３）は読取り情報を
シーケンスプログラムの各スキャン毎にリフレッシュし
ながら格納するイメージ入力メモリ、（４）は前スキャ
ンの演算結果を格納するシグナルフローメモリ、（５）
はＩ１０インターフェース部（１）を介して入力した最
新の情報とイメージ人力メモリ（３）に格納された情報
とを比較する比較手段としての排他的論理和素子（以下
ＥｘＯＲという）、（６）はＥ Ｘ ＯＲ（５）が論理
「１」の信号を出力したときシグナルフローメモリ（４
）の情報を演算処理部（２）に入力する制御手段として
の３ステートバツフア、（７）はＥ ｘ ＯＲ（５）が
論理「０」の信号を出力したときイメージ入力メモリ（
３）の情報を演算処理部（２）に人力する制御手段とし
ての３ステートバツフアである。 上記のように構成さ
れた本実施例の動作を、図示省略のＣＰＵ等の処理手順
を示す第２図および第３図のフローチャートに従って説
明する。
において従来装置と同一の符号を付したものはそれぞれ
同一の要素を示し、これら以外の（３）は読取り情報を
シーケンスプログラムの各スキャン毎にリフレッシュし
ながら格納するイメージ入力メモリ、（４）は前スキャ
ンの演算結果を格納するシグナルフローメモリ、（５）
はＩ１０インターフェース部（１）を介して入力した最
新の情報とイメージ人力メモリ（３）に格納された情報
とを比較する比較手段としての排他的論理和素子（以下
ＥｘＯＲという）、（６）はＥ Ｘ ＯＲ（５）が論理
「１」の信号を出力したときシグナルフローメモリ（４
）の情報を演算処理部（２）に入力する制御手段として
の３ステートバツフア、（７）はＥ ｘ ＯＲ（５）が
論理「０」の信号を出力したときイメージ入力メモリ（
３）の情報を演算処理部（２）に人力する制御手段とし
ての３ステートバツフアである。 上記のように構成さ
れた本実施例の動作を、図示省略のＣＰＵ等の処理手順
を示す第２図および第３図のフローチャートに従って説
明する。
先ず、所定のシーケンスプログラムをスタートする前の
ステップ（１０１）にてＣＰＵはリミットスイッチのオ
ン、オフ情報等を全て読取り（図面では読取りをＲＤと
略記する）、ステップ（１０２）にてその内容をイメー
ジ入力メモリ（３）に書込み（図面では書込みをＷＲと
略記する。）、イメージ情報を格納する。続いて、ステ
ップ（１０３）にてシーケンスプログラムを０ステツプ
からＥＮＤステップまで実行し、ステップ（１０４）に
て最終（ＥＮＤ）処理を行う。
ステップ（１０１）にてＣＰＵはリミットスイッチのオ
ン、オフ情報等を全て読取り（図面では読取りをＲＤと
略記する）、ステップ（１０２）にてその内容をイメー
ジ入力メモリ（３）に書込み（図面では書込みをＷＲと
略記する。）、イメージ情報を格納する。続いて、ステ
ップ（１０３）にてシーケンスプログラムを０ステツプ
からＥＮＤステップまで実行し、ステップ（１０４）に
て最終（ＥＮＤ）処理を行う。
ここで、ｎステップで読取られた、例えば、ＮＯ，ｌリ
ミットスイッチのオン、オフ情報がＩ１０インターフェ
ース部（１）を介して入力されたとする。このとき、Ｎ
Ｏ，ｌリミットスイッチに割り当てられたアドレスをア
クセスすると同時にイメージ人力メモリ（３）とシグナ
ルフローメモリ（４）がアクセスされ、Ｎ００１リミツ
トスイツチに１対１で対応したイメージ情報とシグナル
フロー情報とがステップ（１１１）にて読取られるよう
にハードウェアが構成されている。また、シグナルフロ
ー情報とは前スキャンのｎステップのオン、オフ情報で
あり、ｎステップの演算結果がシグナルフローメモリ（
４）に書込みされるようにハードウェアが構成されてい
る。
ミットスイッチのオン、オフ情報がＩ１０インターフェ
ース部（１）を介して入力されたとする。このとき、Ｎ
Ｏ，ｌリミットスイッチに割り当てられたアドレスをア
クセスすると同時にイメージ人力メモリ（３）とシグナ
ルフローメモリ（４）がアクセスされ、Ｎ００１リミツ
トスイツチに１対１で対応したイメージ情報とシグナル
フロー情報とがステップ（１１１）にて読取られるよう
にハードウェアが構成されている。また、シグナルフロ
ー情報とは前スキャンのｎステップのオン、オフ情報で
あり、ｎステップの演算結果がシグナルフローメモリ（
４）に書込みされるようにハードウェアが構成されてい
る。
次に、ＥｘＯＲ（５）にはイメージ入力メモリ（３）が
読取られたイメージ情報と最新のオン、オフ情報とが入
力され、ステップ（１１２）にて画情報が一致している
か否かの判定が行われる。すなわち、シーケンスプログ
ラムがスタートする直前に読込んだ第１回目のオン、オ
フ情報と、シーケンスプログラム内の例えばｎステップ
で読込んだ第２回目のオン、オフ情報とがＥ ｘ ＯＲ
（５）に入力され両者が比較される。この比較の結果、
両者が同一（例えばオンとオン）の場合にはＥｘＯＲ（
５）は論理「０」の信号を出力するので、いわゆる、負
論理形の３ステートバツフア（７）をアクティブ状態に
するため、ステップ（１１３）にてイメージ入力メモリ
（３）の情報（例えばオン）が３ステートバツフア（７
）を介して演算処理部（２）に入力される。一方、Ｅ
ｘ ＯＲ（５）での比較の結果、両者が不一致（例えば
イメージ入力メモリ（３）側がオンでＩ１０インターフ
ェース側がオフ）である場合にはＥ Ｘ ＯＲ（５）は
論理「１」の信号を出力するので、いわゆる、正論理形
の３ステートバツフア（６）をアクティブ状態にするた
め、ステップ（ｔ１４）にてシグナルフローメモリ（４
）に格納された前スキャンのｎステップの演算結果が正
論理形の３ステートバツフア（６）を介して演算処理部
（２）に入力される。
読取られたイメージ情報と最新のオン、オフ情報とが入
力され、ステップ（１１２）にて画情報が一致している
か否かの判定が行われる。すなわち、シーケンスプログ
ラムがスタートする直前に読込んだ第１回目のオン、オ
フ情報と、シーケンスプログラム内の例えばｎステップ
で読込んだ第２回目のオン、オフ情報とがＥ ｘ ＯＲ
（５）に入力され両者が比較される。この比較の結果、
両者が同一（例えばオンとオン）の場合にはＥｘＯＲ（
５）は論理「０」の信号を出力するので、いわゆる、負
論理形の３ステートバツフア（７）をアクティブ状態に
するため、ステップ（１１３）にてイメージ入力メモリ
（３）の情報（例えばオン）が３ステートバツフア（７
）を介して演算処理部（２）に入力される。一方、Ｅ
ｘ ＯＲ（５）での比較の結果、両者が不一致（例えば
イメージ入力メモリ（３）側がオンでＩ１０インターフ
ェース側がオフ）である場合にはＥ Ｘ ＯＲ（５）は
論理「１」の信号を出力するので、いわゆる、正論理形
の３ステートバツフア（６）をアクティブ状態にするた
め、ステップ（ｔ１４）にてシグナルフローメモリ（４
）に格納された前スキャンのｎステップの演算結果が正
論理形の３ステートバツフア（６）を介して演算処理部
（２）に入力される。
すなわち、第１回目に読込んだオン、オフ情報と第２回
目に読込んだオン、オフ情報とが同一の場合には第１回
目のオン、オフ情報（両者が同じであることから第２回
目のオン、オフ情報でもよい）を正規の情報と見做し、
不一致の場合には前スキャンの情報が劣化しなかったも
のと見做して処理する。
目に読込んだオン、オフ情報とが同一の場合には第１回
目のオン、オフ情報（両者が同じであることから第２回
目のオン、オフ情報でもよい）を正規の情報と見做し、
不一致の場合には前スキャンの情報が劣化しなかったも
のと見做して処理する。
そして、演算処理部（２）ではこのようにして処理され
た情報を基にして、所定のシーケンスプログラムに従い
シーケンス処理を実行する。また、その結果をＩ１０イ
ンターフェース部（１）を介して出力し、従来装置で説
明したと同様にモータを停止させたりする。なお、ＣＰ
Ｕはこの時点で、すなわち、ステップ（１１５）にて出
力結果をシグナルフローメモリ（４）に格納する。
た情報を基にして、所定のシーケンスプログラムに従い
シーケンス処理を実行する。また、その結果をＩ１０イ
ンターフェース部（１）を介して出力し、従来装置で説
明したと同様にモータを停止させたりする。なお、ＣＰ
Ｕはこの時点で、すなわち、ステップ（１１５）にて出
力結果をシグナルフローメモリ（４）に格納する。
かくして、この実施例によれば、ノイズと正規情報とを
区別することができ、これによってノイズに起因するシ
ステムの誤動作を確実に防ぐことができる。
区別することができ、これによってノイズに起因するシ
ステムの誤動作を確実に防ぐことができる。
なお、上記実施例では判定手段としてＥｘＯＲ（５）を
、制御手段として３ステートバツフア（６）。
、制御手段として３ステートバツフア（６）。
（７）をそれぞれ用いたが、Ｅ ｘ ＯＲ（５）の代わ
りに排他的否定和製子（ＥＸＮＯＲ）を用いても、ある
いは、ＥｘＯＲ（５）、３ステートバツフア（６） 、
（７）をまとめてゲートアレイ等の素子で構成しても
上述したと同様にしてシステム誤動作を防ぐことができ
る。
りに排他的否定和製子（ＥＸＮＯＲ）を用いても、ある
いは、ＥｘＯＲ（５）、３ステートバツフア（６） 、
（７）をまとめてゲートアレイ等の素子で構成しても
上述したと同様にしてシステム誤動作を防ぐことができ
る。
なおまた、上記実施例では２度読みした情報が同一の場
合にイメージ入力メモリ（３）の情報を演算処理部（２
）に入力したが、この代わりにＩ１０インターフェース
部（１）を介して得られた情報を演算処理部（２）に入
力しても上述したと同様な効果がある。
合にイメージ入力メモリ（３）の情報を演算処理部（２
）に入力したが、この代わりにＩ１０インターフェース
部（１）を介して得られた情報を演算処理部（２）に入
力しても上述したと同様な効果がある。
〔発明の効果］
以上の説明によって明らかなように、この発明によれば
、最新の読取り情報と前回分の読取り情報とを比較し、
これら二つの情報が一致したときこのうちの一方を演算
のための情報としてり入力し、不一致の場合には前スキ
ャンの同一シーケンスステップの演算結果情報を演算の
ための情報として入力するのでノイズと正規情報とが区
別され、これによってシステムの誤動作を防ぐことがで
きると同時に装置の信頼性を向上させることができる。
、最新の読取り情報と前回分の読取り情報とを比較し、
これら二つの情報が一致したときこのうちの一方を演算
のための情報としてり入力し、不一致の場合には前スキ
ャンの同一シーケンスステップの演算結果情報を演算の
ための情報として入力するのでノイズと正規情報とが区
別され、これによってシステムの誤動作を防ぐことがで
きると同時に装置の信頼性を向上させることができる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図および第３図は同実施例の動作を説明するための
フローチャート、第４図は従来のプログラマブルコント
ローラの構成を示すブロック図である。 （１）・・・Ｉ１０インターフェース部、（２）・・・
演算処理部、 （３） ・・・イメージ入力メモリ、 （４） ・・・シグナルフローメモリ、（５）・・・排
他的論理和素子、 （６） 、 （７）・・・３ステートバツフア。 なお、各図中、同一符号は同一または相当部分を示す。
第２図および第３図は同実施例の動作を説明するための
フローチャート、第４図は従来のプログラマブルコント
ローラの構成を示すブロック図である。 （１）・・・Ｉ１０インターフェース部、（２）・・・
演算処理部、 （３） ・・・イメージ入力メモリ、 （４） ・・・シグナルフローメモリ、（５）・・・排
他的論理和素子、 （６） 、 （７）・・・３ステートバツフア。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 所定のシーケンスプログラムに従って入力した情報に
基づいて演算し、その演算結果を出力するプログランブ
ルコントローラにおいて、読込み情報を一時的に格納す
る第１のメモリと、各シーケンスステップの前記演算結
果を格納する第２のメモリと最新の読込み情報と前記第
１のメモリに格納された情報とを比較して両者が一致す
るか否かを判定する比較手段と、この比較手段により二
つの前記情報が一致すると判定されたときこれらの情報
のいずれか一方を演算のための情報として入力し、前記
比較手段により二つの前記情報が不一致と判定されたと
き前記第２のメモリに格納された前スキャンの同一のシ
ーケンスステップの情報を演算のための情報として入力
する制御手段とを備えたことを特徴とするプログラマブ
ルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1904388A JPH01194005A (ja) | 1988-01-29 | 1988-01-29 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1904388A JPH01194005A (ja) | 1988-01-29 | 1988-01-29 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194005A true JPH01194005A (ja) | 1989-08-04 |
Family
ID=11988395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1904388A Pending JPH01194005A (ja) | 1988-01-29 | 1988-01-29 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194005A (ja) |
-
1988
- 1988-01-29 JP JP1904388A patent/JPH01194005A/ja active Pending
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