JPH01194366A - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
- Publication number
- JPH01194366A JPH01194366A JP1941588A JP1941588A JPH01194366A JP H01194366 A JPH01194366 A JP H01194366A JP 1941588 A JP1941588 A JP 1941588A JP 1941588 A JP1941588 A JP 1941588A JP H01194366 A JPH01194366 A JP H01194366A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- window
- insulating film
- film
- gate region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000001020 plasma etching Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 abstract description 4
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 238000000206 photolithography Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は接合型電界効果トランジスタの製造方法に関し
、特にチャネル長の短い接合型電界効果トランジスタの
製造方法に関する。
、特にチャネル長の短い接合型電界効果トランジスタの
製造方法に関する。
従来、接合型電界効果トランジスタのチャネル部の形成
は、次のように行なわれていた。
は、次のように行なわれていた。
まず第３図（ａ）に示すように、Ｐ型半導体基板１上に
Ｎ型エピタキシャル層２を２〜５μｍの厚さに成長させ
たのち、その上に酸化膜４を成長させる。次にフォトリ
ソグラフィ技術を用いてこの酸化膜４にゲート領域形成
用の窓１０をあけ、Ｐ型不純物を導入しゲート領域３Ａ
を形成する。
Ｎ型エピタキシャル層２を２〜５μｍの厚さに成長させ
たのち、その上に酸化膜４を成長させる。次にフォトリ
ソグラフィ技術を用いてこの酸化膜４にゲート領域形成
用の窓１０をあけ、Ｐ型不純物を導入しゲート領域３Ａ
を形成する。
次に第３図（ｂ）に示すように、表面をさらに酸化した
のち、フォトリソグラフィ技術を用いて、ソース・ドレ
イン形成用の窓を所定の場所に形成し、Ｎ型不純物を導
入しソース・トレイン領域５Ａ、５Ｂを形成する。
のち、フォトリソグラフィ技術を用いて、ソース・ドレ
イン形成用の窓を所定の場所に形成し、Ｎ型不純物を導
入しソース・トレイン領域５Ａ、５Ｂを形成する。
次に第３図（Ｃ）に示すように、さらに表面を酸化した
のち、コンタクト窓を所定の場所に開口し、アルミを１
〜３μｍの厚さに蒸着し、パターニングしてソース・ド
レイン電極６Ａ、６Ｂを形成する。続いて基板の裏面に
、ゲート電極８を形成し接合型電界効果トランジスタを
完成させる。
のち、コンタクト窓を所定の場所に開口し、アルミを１
〜３μｍの厚さに蒸着し、パターニングしてソース・ド
レイン電極６Ａ、６Ｂを形成する。続いて基板の裏面に
、ゲート電極８を形成し接合型電界効果トランジスタを
完成させる。
この時、チャネル長！はゲート領域３Ａの底面部の幅と
なる。
なる。
上述した従来の接合型電界効果トランジスタの製造方法
では、チャネル長ｌはゲート領域を形成するためのゲー
ト領域形成用の窓１０の幅、すなわち、フォトリソグラ
フィ技術により決定されるため、１μｍ以下のチャネル
長を有するトランジスタを形成するのは極めて困難であ
るという問題点があった。
では、チャネル長ｌはゲート領域を形成するためのゲー
ト領域形成用の窓１０の幅、すなわち、フォトリソグラ
フィ技術により決定されるため、１μｍ以下のチャネル
長を有するトランジスタを形成するのは極めて困難であ
るという問題点があった。
本発明の目的は、チャネル長の短い接合型電界効果トラ
ンジスタの製造方法を提供することにある。
ンジスタの製造方法を提供することにある。
本発明の接合型電解効果トランジスタは、−導電型半導
体基板上に逆導電型エピタキシャル層と第１の絶縁膜と
を順次形成する工程と、前記第１の絶縁膜の所定部分に
ゲート領域形成用の窓を設けたのち全面に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜上から一導電型不
純物を高エネルギーでイオン注入するか、または反応性
イオンエツチング法により前記第２の絶縁膜をエツチン
グし前記窓に第２の絶縁膜からなるサイドウオールを形
成したのち逆導電型不純物をイオン注入するかして前記
半導体基板にゲート領域を形成する工程とを含んで構成
される。
体基板上に逆導電型エピタキシャル層と第１の絶縁膜と
を順次形成する工程と、前記第１の絶縁膜の所定部分に
ゲート領域形成用の窓を設けたのち全面に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜上から一導電型不
純物を高エネルギーでイオン注入するか、または反応性
イオンエツチング法により前記第２の絶縁膜をエツチン
グし前記窓に第２の絶縁膜からなるサイドウオールを形
成したのち逆導電型不純物をイオン注入するかして前記
半導体基板にゲート領域を形成する工程とを含んで構成
される。
次に本発明の実施例を図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
まず第１図（ａ）に示すように、Ｐ型半導体基板１上に
Ｎ型エピタキシャル層２を２〜５μｍの厚さに形成した
のち、熱酸化により、厚さ５０００人の酸化膜４を形成
する。次でフォトリソグラフィ技術を用いて、所定の部
分にゲート領域形成用の窓１０を１〜４μｍの幅で開口
したのち、その上に第２の絶縁膜としてＣＶＤ法による
厚さ約２０００人のＳ ｉ ０２膜４Ａを形成する。
Ｎ型エピタキシャル層２を２〜５μｍの厚さに形成した
のち、熱酸化により、厚さ５０００人の酸化膜４を形成
する。次でフォトリソグラフィ技術を用いて、所定の部
分にゲート領域形成用の窓１０を１〜４μｍの幅で開口
したのち、その上に第２の絶縁膜としてＣＶＤ法による
厚さ約２０００人のＳ ｉ ０２膜４Ａを形成する。
次に第１図（ｂ）に示すように、反応性イオンエツチン
グ法を用いて、５ｉ０２膜４Ａをエツチングすることに
より、窓１０の側面に５ｉ０２膜からなるサイドウオー
ル４Ｂを形成する。窓の幅１ｔを１．０）ｔｍ、５ｉ０
２膜の厚さｔを２０００人とすれば、この時の窓の幅は
く１ｌ−２ｔ）となり、０．６μｍとなる。すなわち、
１μｍ以下の幅を有するゲート領域形成用の窓を容易に
形成することができる。次でＮ型不純物をイオン注入し
、ゲート領域３を形成する。この時ゲート領域３の底面
の幅、すなわちチャネル長１２もほぼ０．６μｍとなる
。
グ法を用いて、５ｉ０２膜４Ａをエツチングすることに
より、窓１０の側面に５ｉ０２膜からなるサイドウオー
ル４Ｂを形成する。窓の幅１ｔを１．０）ｔｍ、５ｉ０
２膜の厚さｔを２０００人とすれば、この時の窓の幅は
く１ｌ−２ｔ）となり、０．６μｍとなる。すなわち、
１μｍ以下の幅を有するゲート領域形成用の窓を容易に
形成することができる。次でＮ型不純物をイオン注入し
、ゲート領域３を形成する。この時ゲート領域３の底面
の幅、すなわちチャネル長１２もほぼ０．６μｍとなる
。
以下、第１図（ｃ）に示すように、従来の技術によりソ
ース・ドレイン領域５Ａ、５Ｂ、ソース・トレイン電ｉ
６Ａ、６Ｂ、ゲート電極８を形成することにより接合型
電界効果トランジスタが完成する。
ース・ドレイン領域５Ａ、５Ｂ、ソース・トレイン電ｉ
６Ａ、６Ｂ、ゲート電極８を形成することにより接合型
電界効果トランジスタが完成する。
また、第１図（ａ）に示したように、ゲート領域形成用
の窓１０を含む全面に厚さ２０００人の５ｉｏ２４Ａを
形成したのち、０．１〜１０ＫｅＶの高エネルギーでＮ
型不純物をイオン注入することによっても第１図（Ｃ）
に示したように、チャネル長ｌ！２はほぼ＜！！ｌ ２
ｔ）となり、１μｍ以下のチャネル長を有する接合型電
界効果トランジスタを容易に形成できる。
の窓１０を含む全面に厚さ２０００人の５ｉｏ２４Ａを
形成したのち、０．１〜１０ＫｅＶの高エネルギーでＮ
型不純物をイオン注入することによっても第１図（Ｃ）
に示したように、チャネル長ｌ！２はほぼ＜！！ｌ ２
ｔ）となり、１μｍ以下のチャネル長を有する接合型電
界効果トランジスタを容易に形成できる。
第２図は本発明の第２の実施例を説明するための半導体
チップの断面図であり、ゲート領域及びソース・ドレイ
ン領域をセルフ・アラインで形成する場合を示している
。
チップの断面図であり、ゲート領域及びソース・ドレイ
ン領域をセルフ・アラインで形成する場合を示している
。
まず第２図＜ａ）に示すように、Ｐ型半導体基板１上の
Ｎ型エピタキシャル層２上に酸化膜４を約５０００人の
厚さに成長させ、フォトリソグラフィ技術によりゲート
領域及びソース・ドレイン領域形成用の窓をあけ、その
後、薄い酸化膜を成長後、厚さ約２０００人の窒化膜９
を成長させる。
Ｎ型エピタキシャル層２上に酸化膜４を約５０００人の
厚さに成長させ、フォトリソグラフィ技術によりゲート
領域及びソース・ドレイン領域形成用の窓をあけ、その
後、薄い酸化膜を成長後、厚さ約２０００人の窒化膜９
を成長させる。
次に第２図（ｂ）に示すように、レジスト膜１１をマス
クとしフォトリソグラフィ技術を用いてゲート領域を含
む部分のみを反応性イオンエツチングを行ない、ゲート
領域形成用の窓１０にサイドウオール９Ａを形成する、
次でこの窓からイオン注入を行ないゲート領域３を形成
する。
クとしフォトリソグラフィ技術を用いてゲート領域を含
む部分のみを反応性イオンエツチングを行ない、ゲート
領域形成用の窓１０にサイドウオール９Ａを形成する、
次でこの窓からイオン注入を行ないゲート領域３を形成
する。
次に第２図（ｃ）に示すように、レジストを除去して熱
酸化し、窒化膜９のない部分のみに酸化膜を形成する。
酸化し、窒化膜９のない部分のみに酸化膜を形成する。
その後窒化膜９を除去し、Ｎ型不純物をイオン注入法等
により導入してソース・ドレイン領域５Ａ、、５Ｂを形
成したのち、ソース・トレイン電ｉ６Ａ、６Ｂを形成し
接合型電界効果トランジスタを完成させる。
により導入してソース・ドレイン領域５Ａ、、５Ｂを形
成したのち、ソース・トレイン電ｉ６Ａ、６Ｂを形成し
接合型電界効果トランジスタを完成させる。
この第２の実施例においてもゲート領域形成用の窓の幅
は（ｅ＋ ２ｔｔ ）となるためチャネル長ｅ２も第
１の実施例の場合と同様に１μｍ以下にすることができ
る。゛ また、第２図（ａ）に示したように、窒化膜９を形成し
、ゲート領域形成用の窓１０部以外をレジスト膜１１で
覆ったのち、０．１〜１０ＫｅＶの高エネルギーでＮ型
不純物をイオン注入しゲート領域３を形成しても、同様
にチャネル長ｅ２の短い接合型電界効果トランジスタを
容易に製造することができる。
は（ｅ＋ ２ｔｔ ）となるためチャネル長ｅ２も第
１の実施例の場合と同様に１μｍ以下にすることができ
る。゛ また、第２図（ａ）に示したように、窒化膜９を形成し
、ゲート領域形成用の窓１０部以外をレジスト膜１１で
覆ったのち、０．１〜１０ＫｅＶの高エネルギーでＮ型
不純物をイオン注入しゲート領域３を形成しても、同様
にチャネル長ｅ２の短い接合型電界効果トランジスタを
容易に製造することができる。
以上説明したように本発明は、逆導電型エピタキシャル
層上の第１の絶縁膜にゲート領域形成用の窓を設けたの
ち全面に第２の絶縁膜を設け、この第２の絶縁膜上から
一導電型不純物を高エネルギーでイオン注入するか、ま
たは反応性イオンエツチング法により第２の絶縁膜をエ
ツチングして窓の側面にサイドウオールを形成したのち
一導電型不純物をイオン注入するかして、ゲート領域を
形成することにより、ゲート領域の幅を狭くできるため
、チャネル長を短くできる効果がある。
層上の第１の絶縁膜にゲート領域形成用の窓を設けたの
ち全面に第２の絶縁膜を設け、この第２の絶縁膜上から
一導電型不純物を高エネルギーでイオン注入するか、ま
たは反応性イオンエツチング法により第２の絶縁膜をエ
ツチングして窓の側面にサイドウオールを形成したのち
一導電型不純物をイオン注入するかして、ゲート領域を
形成することにより、ゲート領域の幅を狭くできるため
、チャネル長を短くできる効果がある。
第１図（ａ）〜（ｃ）及び第２図（ａ）〜（Ｃ）は本発
明の第１及び第２の実施例を説明するための半導体チッ
プの断面図、第３図（ａ）〜（ｃ）は従来の接合型電界
効果トランジスタの製造方法を説明するための半導体チ
ップの断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型エピタキシャル
層、３，３Ａ・・・ゲート領域、４・・・酸化膜、４Ａ
・・・ＳｉＯ□膜、４Ｂ・・・サイドウオール、５Ａ、
５Ｂ・・・ソース・トレイン領域、６Ａ、６Ｂ・・・ソ
ース・ドレイン電極、８・・・ゲート電極、９・・・窒
化膜、９Ａ・・・サイドウオール、１０・・・窓。
明の第１及び第２の実施例を説明するための半導体チッ
プの断面図、第３図（ａ）〜（ｃ）は従来の接合型電界
効果トランジスタの製造方法を説明するための半導体チ
ップの断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型エピタキシャル
層、３，３Ａ・・・ゲート領域、４・・・酸化膜、４Ａ
・・・ＳｉＯ□膜、４Ｂ・・・サイドウオール、５Ａ、
５Ｂ・・・ソース・トレイン領域、６Ａ、６Ｂ・・・ソ
ース・ドレイン電極、８・・・ゲート電極、９・・・窒
化膜、９Ａ・・・サイドウオール、１０・・・窓。
Claims (1)
- 一導電型半導体基板上に逆導電型エピタキシャル層と
第１の絶縁膜とを順次形成する工程と、前記第１の絶縁
膜の所定部分にゲート領域形成用の窓を設けたのち全面
に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上
から一導電型不純物を高エネルギーでイオン注入するか
、または反応性イオンエッチング法により前記第２の絶
縁膜をエッチングし前記窓に第２の絶縁膜からなるサイ
ドウォールを形成したのち逆導電型不純物をイオン注入
するかして前記半導体基板にゲート領域を形成する工程
とを含むことを特徴とする接合型電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1941588A JPH01194366A (ja) | 1988-01-28 | 1988-01-28 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1941588A JPH01194366A (ja) | 1988-01-28 | 1988-01-28 | 接合型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194366A true JPH01194366A (ja) | 1989-08-04 |
Family
ID=11998623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1941588A Pending JPH01194366A (ja) | 1988-01-28 | 1988-01-28 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194366A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772384A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| JPS60254668A (ja) * | 1984-05-30 | 1985-12-16 | Sony Corp | 接合型電界効果型半導体装置の製法 |
-
1988
- 1988-01-28 JP JP1941588A patent/JPH01194366A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772384A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| JPS60254668A (ja) * | 1984-05-30 | 1985-12-16 | Sony Corp | 接合型電界効果型半導体装置の製法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5362661A (en) | Method for fabricating thin film transistor | |
| JPH05283519A (ja) | 半導体装置の製造方法 | |
| JPH01194366A (ja) | 接合型電界効果トランジスタの製造方法 | |
| JPS6116573A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS6297332A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS62274665A (ja) | 半導体装置の製造方法 | |
| JP2500688B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JPH0567634A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH04354138A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH04100245A (ja) | 半導体装置の製造方法 | |
| JPS63129664A (ja) | 半導体装置の製造方法 | |
| JPS61220372A (ja) | 半導体装置の製造方法 | |
| JPH01286469A (ja) | 接合型電界効果トランジスタの製造方法 | |
| JPH0432238A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPS6126223B2 (ja) | ||
| JPH01256123A (ja) | 半導体装置の製造方法 | |
| JPH0682687B2 (ja) | 接合型電界効果トランジスタの製造方法 | |
| JPH06275839A (ja) | 縦型半導体素子の製造方法 | |
| JPH022682A (ja) | 溝堀りゲート型ｍｏｓ ｆｅｔの製造方法 | |
| JPH02265250A (ja) | 半導体装置の製造方法 | |
| JPS6266678A (ja) | 半導体装置の製造方法 | |
| JPH03289137A (ja) | 薄膜トランジスタ | |
| JPH04286128A (ja) | 半導体装置及びその製造方法 | |
| JPH0226036A (ja) | 接合型電界効果トランジスタ | |
| JPS63262874A (ja) | 絶縁ゲ−ト電界効果トランジスタの製造方法 |