JPH0120540B2 - - Google Patents

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JPH0120540B2
JPH0120540B2 JP56135205A JP13520581A JPH0120540B2 JP H0120540 B2 JPH0120540 B2 JP H0120540B2 JP 56135205 A JP56135205 A JP 56135205A JP 13520581 A JP13520581 A JP 13520581A JP H0120540 B2 JPH0120540 B2 JP H0120540B2
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Description

【発明の詳細な説明】 〔概要〕 内部セルと外部セルとの接続を改良した集積回
路装置に関し、 ピツチ間の独立性に一定の制限を課してその独
立性に起因する障害を排除することを目的とし、 半導体チツプ上に、複数の内部セルを有する内
部セルアレイと、前記内部セルアレイの周りに形
成され、前記内部セルのピツチと異なるピツチで
配列されている複数の外部セルを有する外部セル
アレイと、前記内部セルアレイの周りに形成され
た電源部と、前記電源部に接続され前記内部セル
アレイ上に形成された複数の電源ラインとを具備
し、前記外部セルのピツチと前記内部セルのピツ
チとが整数比の関係を有し、前記半導体チツプの
１辺に沿つて特定の位置関係にある前記外部セル
と前記内部セルが複数回現れるようにして構成し
た。
〔産業上の利用分野〕
本発明は内部セルと外部セルとの接続を改良し
た集積回路装置に関する。
〔従来の技術〕
従来の集積回路の外部セル（Ｉ／Ｏバツフア）
も内部セル（ベーシツクセル）もDA上やゲート
アレイ上に有利性を持たらせる関係から規則的に
（定ピツチで）配列されていたが、上記両セル間
には何んらの関係もなかつた。つまり、外部セル
のピツチはパツドのピツチに合わせられる一方、
内部セルのピツチは配線、寸法等からのみ決まる
ピツチとされ、これら両ピツチは互いに独立して
いた。
〔発明が解決しようとする課題〕
このような構成の下における電源ラインは、ベ
ーシツクセル毎に又はいくつかのベーシツクセル
に対して設けられる。いづれの場合でも、ベーシ
ツクセルのピツチに関係したピツチで電源ライン
が形成され、ベーシツクセル上を被つており、端
子の取出しは極めて好ましくない状態に置かれ
る。これに加えて、上述両ピツチ間は何んらの関
係もなく独立しているから、端子の明けられる位
置はセル毎に変わつて来てしまう関係から、端子
の明けられる位置をセル毎に位置決めしなければ
ならないという煩雑さがある。
普通、マスタースライスということで、或る程
度まで固定配線して固定的にトランジスタ等の素
子が形成されている。これら素子を結ぶ配線パタ
ーンを起こし、原点を定めて配線処理手段へ入力
してやれば所望の配線を行ないうることになる
が、このような技法において配線の取出口までを
も一括して処理したくとも、上述のようにピツチ
間の独立性、即ちピツチのずれからその実施を阻
まれている。このようなことから、パターンバー
ジヨン数はＩ／Ｏバツフアの数だけ必要になり、
全体としてのパターンが複雑化してしまう。すな
わちＩ／Ｏバツフア毎にベーシツクセルとの接続
パターンを用意することが必要となり簡易化の妨
げとなつてしまう。また、パターンバージヨン数
の増大は、DAによる処理を阻害する大きな要因
となる。
本発明は上述のような従来集積回路装置の形成
上に有する欠点に鑑みて創作されたもので、ピツ
チ間の独立性に一定の制限を課してその独立性に
起因する障害を排除し得る集積回路装置を提供す
ることをその目的とする。
〔課題を解決するための手段〕
第１図は本発明の原理構成図を示す。この図に
示すように、本発明は、半導体チツプ１上に、複
数の内部セル１１を有する内部セルアレイ８と、
前記内部セルアレイ８の周りに形成され、前記内
部セル１１のピツチと異なるピツチで配列されて
いる複数の外部セル７を有する外部セルアレイ７
Ａと、前記内部セルアレイ８の周りに形成された
電源部６と、前記電源部６に接続され前記内部ア
レイ８上に形成された複数の電源ライン９とを具
備し、前記外部セル７のピツチと前記内部セル１
１のピツチとが整数比の関係を有し、前記半導体
チツプ１の１辺に沿つて特定の位置関係にある前
記外部セル７と前記内部セル１１が複数回現れる
ように構成されて成る。
〔作用〕
半導体チツプ１の１辺に沿つて形成される外部
セル７と内部セル１１とはその両ピツチを互いに
異にして、しかも両ピツチの比を整数比として、
両ピツチの比にその制限を課した代わりに、ピツ
チ間の独立性から生ずる不具合、例えば外部セル
７と内部セル１１とを接続する引出しパターン１
６の数の増大、自動配線に要するハード及びソフ
トの量的増大を回避し得る。従つて、本発明は集
積回路装置の製造に大きな有利性を齎らす。第１
図において、整数比によつて決まる所要数の引出
しパターン１６のうちの、或る引出しパターン１
６1を引出しパターングループの最初の引出しパ
ターンとすると、その前後に同一の引出しパター
ン１６1が現れるのは、前記整数比で括けられる
セルグループに用いられる次の引出しパターン１
６の対応部分である。引出しパターン１６の内の
他の引出しパターンの現れる方が又、同じであ
る。
〔実施例〕
第２図は本発明の集積回路装置の一部を示し、
１は集積回路装置が形成される半導体チツプであ
る。２及び３並び４はそれぞれ電源パツド、並び
に接地パツドであり、５は信号パツドである。こ
れらパツドの内側に沿つて電源パツド２，３及び
接地パツド４に接続された電源部６が斜線を施さ
れて示されている。電源部６の下に外部セル７
（第３図参照）が形成されており、この外部セル
７の各々（外部セルアレイ７Ａを構成する。）は
後述するように内部セルアレイ８内の所定の内部
セル（ベーシツクセル）へ自動配線されて接続さ
れる。９，１０は電源部６に接続された電源ライ
ンである。この電源ラインは内部セル毎に設けら
れるため、その位置は内部セルアレイによつて支
配される。
内部セルアレイ８のうちの１つの内部セルを参
照番号１１で示すがその詳細は第３図に同一の参
照番号を付して示されている。他の構成要素も同
様である。１２，１３，１４，１５はコンタクト
窓（端子）位置を示している。第３図の他の内部
セルには、図面の明瞭性を得るために同様の参照
番号を付してないが、ほぼ同じであると考えられ
たい。同図において、Ａ１１，Ｂ２１，Ｃ３１，
Ｄ４１，Ｅ５１；Ａ１２，Ｂ２２，Ｃ３２，Ｄ４
２，Ｅ５２；Ａ１３，Ｂ２３，Ｃ３３，Ｄ４３，
Ｅ５３；Ａ１４，Ｂ２４，Ｃ３４，Ｄ４４，Ｅ５
４はそれぞれコンタクト窓（端子）であり、その
セミコロンで区切られている各グループは所定の
ピツチ、即ち内部セルのピツチで繰り返されてい
る。
これと同様に、各外部セル７の端子Ｔ１，Ｔ
２，Ａ１，Ａ２，AXも内部セルのピツチと異な
る値で、且つ内部セルのピツチと整数比となるピ
ツチ即ち外部セル７のピツチで繰り返されてい
る。なお、第３図では、後述の引出しパターン１
６を含む外部セル７上の電源部６を省略してあ
る。
そして、これらの外部セル７の端子と上述した
内部セルアレイ８の各端子とは第３図に示すよう
に引出しパターン１６が形成されて外部セル７と
所定の内部セル１１との間の接続がなされる。ま
た、内部セル１１及び電源ライン９以外の領域が
自動配線領域１７である。
従つて、コンタクト窓は自動配線領域１７に設
ける必要がある。なぜなら電源ライン９と、内部
セル１１及び外部セル７とを接続する配線（図示
せず）とは同一の層に形成されるからである。
従つて、上述した外部セル７で繰り返されるピ
ツチPEと内部セル１１で繰り返されるピツチP1
との間に、 mPE＝nP1 なる関係が与えられている。上式において、ｍは
外部セル７のパターンバージヨン数即ちチツプ内
の一辺において少なくとも１回外部セル端子パタ
ーンが繰り返される数である。なお、内部セル１
１のパターンは全て同一である。
従つて、自動配線に必要な引出しパターン数は
ｍで足りる。
第３図の実施例では外部セル４個に対し内部セ
ル７個が対応するよう同期がとられている。即
ち、4PE＝7P1である。従つて、外部セル７を内
部セル１１とを接続する引出しパターン１６はｍ
＝４種類用意しておけば良いわけである。つま
り、パターンバージヨン数は４である。今チツプ
１辺に設けられる外部セル７の数がＬ個の場合、
ｍは少なくともＬ／２より小さい値でなければ意
味がなく、従来においては内部セル１１と外部セ
ル７が全く同期がとれていなかつたため、外部セ
ル毎に引出しパターン１６が異なつていた。
このように、引出しパターンは比較的に少ない
数となり、そのパターンを繰り返せばよいことに
なるから、その自動配線をするためのライブラリ
化して記憶するテーブルも少なくなり、DA的な
扱い即ちプログラムも簡単になる。換言すれば、
そのライブラリ化も容易となり、システム全体と
しての信頼性も向上する。
また、上述の如くピツチが定ピツチ化されてい
るので、マクロセルをｍパターンで定義出来るこ
とになる。そして、このような定ピツチ化が得ら
ること、換言すれば、外部セル７と内部セルアレ
イ８との間のマツチングがとれていることより、
マクロセルやオプシヨンのパターン化が非常に少
ない。
〔発明の効果〕
以上、述べたように本発明によれば、次のよう
な効果が得られる。
外部セルと内部セルアレイとの間の接続に繰
り返す規則性を与えることにより、引出しパタ
ーン数を大幅に低減しうる。
これにより、自動配線に要するテーブル数も
少なくなり、そのプログラムも簡単になり、結
果としてシステム全体の信頼性が向上する。
マクロセルを上述した式のｍと同じパターン
数で定義出来る等である。
【図面の簡単な説明】
第１図は本発明の原理構成図、第２図は本発明
の一実施例を示す図、第３図は第２図の拡大図で
ある。 第１図乃至第３図において、１は半導体チツ
プ、６は電源部、７は外部セル、７Ａは外部セル
アレイ、８は内部セルアレイ、９，１０は電源ラ
イン、１１は内部セル、１６は引出しパターンで
ある。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体チツプ１上に、 複数の内部セル１１を有する内部セルアレイ８
    と、 前記内部セルアレイ８の周りに形成され、前記
    内部セル１１のピツチと異なるピツチで配列され
    ている複数の外部セル７を有する外部セルアレイ
    ７Ａと、 前記内部セルアレイ８の周りに形成された電源
    部６と、 前記電源部６に接続され前記内部セルアレイ８
    上に形成された複数の電源ライン９とを具備し、 前記外部セル７のピツチと前記内部セル１１の
    ピツチとが整数比の関係を有し、 前記半導体チツプ１の１辺に沿つて特定の位置
    関係にある前記外部セル７と前記内部セル１１が
    複数回現れてなることを特徴とする集積回路装
    置。
JP56135205A 1981-08-28 1981-08-28 集積回路装置 Granted JPS5835963A (ja)

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Application Number Priority Date Filing Date Title
JP56135205A JPS5835963A (ja) 1981-08-28 1981-08-28 集積回路装置
EP82304470A EP0073641B1 (en) 1981-08-28 1982-08-25 Integrated circuit device
US06/411,269 US4523106A (en) 1981-08-28 1982-08-25 Integrated circuit having predetermined outer to inner cell pitch ratio
DE8282304470T DE3277047D1 (en) 1981-08-28 1982-08-25 Integrated circuit device
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JPS5835963A JPS5835963A (ja) 1983-03-02
JPH0120540B2 true JPH0120540B2 (ja) 1989-04-17

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EP (1) EP0073641B1 (ja)
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DE (1) DE3277047D1 (ja)
IE (1) IE53793B1 (ja)

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