JPH01219673A - データ比較装置 - Google Patents
データ比較装置Info
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- JPH01219673A JPH01219673A JP4658988A JP4658988A JPH01219673A JP H01219673 A JPH01219673 A JP H01219673A JP 4658988 A JP4658988 A JP 4658988A JP 4658988 A JP4658988 A JP 4658988A JP H01219673 A JPH01219673 A JP H01219673A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、被測定データを予め設定されている上限値
および下限値と比較して、例えばメモリレコーダの記憶
手段等にトリガ信号を与えるデータ比較装置に関するも
のである。
および下限値と比較して、例えばメモリレコーダの記憶
手段等にトリガ信号を与えるデータ比較装置に関するも
のである。
被測定データを基準値と比較する際、その基準値が１つ
であれば用いる比較器も１つでよいが、２つの基準値例
えば上限値および下限値と比較する場合、従来では第２
図に示されているように、２つの比較器１，２が用いら
れる。すなわち、−方の比較器１には上限値設定器３に
より上限値（ＭＡＸ）が設定され、他方の比較器２には
下限１直設定器４によりその下限値（Ｍ Ｉ Ｎ）が設
定される。
であれば用いる比較器も１つでよいが、２つの基準値例
えば上限値および下限値と比較する場合、従来では第２
図に示されているように、２つの比較器１，２が用いら
れる。すなわち、−方の比較器１には上限値設定器３に
より上限値（ＭＡＸ）が設定され、他方の比較器２には
下限１直設定器４によりその下限値（Ｍ Ｉ Ｎ）が設
定される。
被測定信号はＡ／Ｄ変換器５にてデジタルデータに変換
され、そのデータＤは比較器１，２の双方に入力される
。比較器１においてはＤ＞ＭＡＸのとき、他方比較器２
においてはＤ＜Ｍ Ｉ Ｎのときトリガ信号が出力され
、そのトリガ信号はオア回路６を介して図示しない例え
ばメモリレコーダに与えられる。
され、そのデータＤは比較器１，２の双方に入力される
。比較器１においてはＤ＞ＭＡＸのとき、他方比較器２
においてはＤ＜Ｍ Ｉ Ｎのときトリガ信号が出力され
、そのトリガ信号はオア回路６を介して図示しない例え
ばメモリレコーダに与えられる。
上記従来例によれば、上限値、下限値を別々に自由に設
定できるという点では便利であるが、比較器を２つ用い
るという点でコスト的に難がある。
定できるという点では便利であるが、比較器を２つ用い
るという点でコスト的に難がある。
したがって、この発明の目的は、被測定データが２つの
基準値の内か外かを１つの比較器にて判定し得るように
したデータ比較装置を提供することにある。
基準値の内か外かを１つの比較器にて判定し得るように
したデータ比較装置を提供することにある。
上記した目的を達成するため、この発明においては、第
１図に示されているように、ｎビットのデジタル比較器
１０と、該比較器１０の一方の入力端子Ａ１〜Ａ８側に
接続されるデータ入力用Ａ／Ｄ変換器１１と、上記比較
器１０の他方の入力端子８１〜Ｂ８側に接続される比較
基準値設定器１２とを含み、上記比較器１０の最上位ビ
ットから所定の下位ビットにかけての各入力端子Ａ、Ｂ
と上記Ａ／Ｄ変換器１１および比較基準値設定器１２と
の各間にアンド回路Ｃ，Ｄを接続するとともに、同一の
ビット順位にあるＡ／Ｄ変換器側および比較基準値設定
器側の両アンド回路Ｃ，Ｄに同一の制御論理信号を与え
る比較範囲設定器１３を備えていることを特徴としてい
る。
１図に示されているように、ｎビットのデジタル比較器
１０と、該比較器１０の一方の入力端子Ａ１〜Ａ８側に
接続されるデータ入力用Ａ／Ｄ変換器１１と、上記比較
器１０の他方の入力端子８１〜Ｂ８側に接続される比較
基準値設定器１２とを含み、上記比較器１０の最上位ビ
ットから所定の下位ビットにかけての各入力端子Ａ、Ｂ
と上記Ａ／Ｄ変換器１１および比較基準値設定器１２と
の各間にアンド回路Ｃ，Ｄを接続するとともに、同一の
ビット順位にあるＡ／Ｄ変換器側および比較基準値設定
器側の両アンド回路Ｃ，Ｄに同一の制御論理信号を与え
る比較範囲設定器１３を備えていることを特徴としてい
る。
上記構成によれば、比較基準値設定器１２により比較範
囲の下限値が設定され、比較範囲設定器１３にて比較範
囲の幅が設定される。例えば、使用する比較器１０が８
ビツトであるとして、比較基準設定器１２より上位２ビ
ツトを１．０、その下位ビット０．１いずれでもよいと
いう（１０ｘｘｘｘｘＸ）なるビット信号を比較基準値
設定器１２側のアンド回路Ｄ８〜Ｄ１に与えるとともに
、比較範囲設定器１３より上位２ビツトのアンド回路Ｃ
８，Ｃ７、Ｄ８．Ｄ７には制御論理信号「１」を、その
下位にあるアンド回路０６〜Ｃ１，Ｄ６〜Ｄ１には制御
論理信号ｒＯＪを与える（１１００００００）なるビッ
ト信号を出力すると、比較器１０の他方の入力端子８８
〜Ｂｌ側は（１０００００００）に固定される。
囲の下限値が設定され、比較範囲設定器１３にて比較範
囲の幅が設定される。例えば、使用する比較器１０が８
ビツトであるとして、比較基準設定器１２より上位２ビ
ツトを１．０、その下位ビット０．１いずれでもよいと
いう（１０ｘｘｘｘｘＸ）なるビット信号を比較基準値
設定器１２側のアンド回路Ｄ８〜Ｄ１に与えるとともに
、比較範囲設定器１３より上位２ビツトのアンド回路Ｃ
８，Ｃ７、Ｄ８．Ｄ７には制御論理信号「１」を、その
下位にあるアンド回路０６〜Ｃ１，Ｄ６〜Ｄ１には制御
論理信号ｒＯＪを与える（１１００００００）なるビッ
ト信号を出力すると、比較器１０の他方の入力端子８８
〜Ｂｌ側は（１０００００００）に固定される。
一方、Ａ／Ｄ変換器１１からは測定データが供給される
が、下位６ビツトのアンド回路Ｃ６〜Ｃ１の一方には、
比較範囲設定器１３により制御論］ＩＩ！信号ｒＯＪが
与えられているため、比較器１０の一方の入力端子Ａ８
〜Ａ１側の下位６ビツトは常にｒＯ」でその上位２ビツ
トが（ＯＯ）、 （０１）、（１０）、（１１）となり
得る。
が、下位６ビツトのアンド回路Ｃ６〜Ｃ１の一方には、
比較範囲設定器１３により制御論］ＩＩ！信号ｒＯＪが
与えられているため、比較器１０の一方の入力端子Ａ８
〜Ａ１側の下位６ビツトは常にｒＯ」でその上位２ビツ
トが（ＯＯ）、 （０１）、（１０）、（１１）となり
得る。
したがって、比較器１０は双方の入力信号がともに（１
０００００００）なる時、一致信号を出力し、それ以外
は不一致とする。ところで、この場合測定データの下位
６ビツトは強制的に「０」とされているのであるから、
一致とされた測定データは（１０００００００）−（１
０１１１１１１）の範囲にあることになる。ここで、８
ビツトのフルスケールは２５６であるから、上記の範囲
はフルスケールの５０％〜７５％ということになる。
０００００００）なる時、一致信号を出力し、それ以外
は不一致とする。ところで、この場合測定データの下位
６ビツトは強制的に「０」とされているのであるから、
一致とされた測定データは（１０００００００）−（１
０１１１１１１）の範囲にあることになる。ここで、８
ビツトのフルスケールは２５６であるから、上記の範囲
はフルスケールの５０％〜７５％ということになる。
ちなみに、比較範囲設定器１３より上記のように上位２
ビツトのみを（１１）と指定した条件下において、比較
基準設定器１２にて上位２ビツトを（００）とした場合
には０％〜２５％、（０１）の場合２５％〜５０％、（
１１）の場合７！５％〜１００％（いずれもフルスケー
ルに対して）ということになる。もう一つの例として、
比較範囲を５０％〜６２．５％とするには、比較範囲設
定器１３の制御論理信号を（１１１０００００）とし、
比較基準値設定ｒ、１２の出力を（１００ＸＸＸＸＸ）
とすればよい。
ビツトのみを（１１）と指定した条件下において、比較
基準設定器１２にて上位２ビツトを（００）とした場合
には０％〜２５％、（０１）の場合２５％〜５０％、（
１１）の場合７！５％〜１００％（いずれもフルスケー
ルに対して）ということになる。もう一つの例として、
比較範囲を５０％〜６２．５％とするには、比較範囲設
定器１３の制御論理信号を（１１１０００００）とし、
比較基準値設定ｒ、１２の出力を（１００ＸＸＸＸＸ）
とすればよい。
さらに、この発明の実施例を第１図を参照しながら詳細
に説明する。
に説明する。
この実施例においては、例えば８ビツトのデジタル比較
器ｌＯを備えている。比較器ｌＯの一方の入力端子Ａ１
〜Ａ８側にはデータ入力用Ａ／Ｄ変換器１１が接続され
、同比較器１０の他方の入力端子８１〜Ｂ８側には比較
基準値設定器１２が接続されるのであるが、この場合、
それらの間にはアンド回路Ｃ１〜Ｃ８，Ｄｉ〜Ｄ８が介
装される。なお、各入力端子Ａ、Ｂにおいて添字１がＬ
ＳＢで、８がＭＳＢである。
器ｌＯを備えている。比較器ｌＯの一方の入力端子Ａ１
〜Ａ８側にはデータ入力用Ａ／Ｄ変換器１１が接続され
、同比較器１０の他方の入力端子８１〜Ｂ８側には比較
基準値設定器１２が接続されるのであるが、この場合、
それらの間にはアンド回路Ｃ１〜Ｃ８，Ｄｉ〜Ｄ８が介
装される。なお、各入力端子Ａ、Ｂにおいて添字１がＬ
ＳＢで、８がＭＳＢである。
アンド回路２は２人力形であり、アンド回路６１〜Ｃ８
の各第１入力端ａはＡ／Ｄ変換器１１の各出力端に接続
され、またそれらの各出力端は上記一方の入力端子Ａ１
〜Ａ８に接続されている。同様に、アンド回路Ｄ１〜Ｄ
８の第１入力端ａは比較基準値設定器１２の各出力端に
接続され、またそれらの各出力端は上記他方の入力端子
８１〜Ｂ８に接続されている。アンド回路Ｃ１〜Ｃ８，
Ｄｉ〜Ｄ８の各第２入力端すには比較範囲設定器１３が
接続されている。この比較範囲設定器１３からは同一ビ
ット順位にある両方のアンド回路、例えばＣ８、Ｄ８
；Ｃ７，Ｄ７等に同一の制御論理信号「０」もしくは「
１」が出力される。
の各第１入力端ａはＡ／Ｄ変換器１１の各出力端に接続
され、またそれらの各出力端は上記一方の入力端子Ａ１
〜Ａ８に接続されている。同様に、アンド回路Ｄ１〜Ｄ
８の第１入力端ａは比較基準値設定器１２の各出力端に
接続され、またそれらの各出力端は上記他方の入力端子
８１〜Ｂ８に接続されている。アンド回路Ｃ１〜Ｃ８，
Ｄｉ〜Ｄ８の各第２入力端すには比較範囲設定器１３が
接続されている。この比較範囲設定器１３からは同一ビ
ット順位にある両方のアンド回路、例えばＣ８、Ｄ８
；Ｃ７，Ｄ７等に同一の制御論理信号「０」もしくは「
１」が出力される。
ここにおいて、比較基準値設定回路１２からアンド回路
Ｄ８〜Ｄ１の各第１入力端ａに（ＩＱＸＸｘ ｘ ｘ
ｘ）なるビット信号が与えられ、比較範囲設定器１３か
らアンド回路Ｃ８〜Ｃ１；Ｄ８〜Ｄ１の各第２入力端す
に（１１００００００）なる制御論理信号が印加される
と、上記作用の項で説明したように、Ａ／Ｄ変換器１１
の測定データがフルスケールの５０％〜７５％の範囲内
にあるかが判定され、範囲内であれば比較器１０の出力
１０ａは例えばｒＬＪとされ、範囲外の場合は同出力１
０ａが「Ｈ」とされ、この信号がトリガ信号として図示
しないメモリレコーダ等に加えられる。
Ｄ８〜Ｄ１の各第１入力端ａに（ＩＱＸＸｘ ｘ ｘ
ｘ）なるビット信号が与えられ、比較範囲設定器１３か
らアンド回路Ｃ８〜Ｃ１；Ｄ８〜Ｄ１の各第２入力端す
に（１１００００００）なる制御論理信号が印加される
と、上記作用の項で説明したように、Ａ／Ｄ変換器１１
の測定データがフルスケールの５０％〜７５％の範囲内
にあるかが判定され、範囲内であれば比較器１０の出力
１０ａは例えばｒＬＪとされ、範囲外の場合は同出力１
０ａが「Ｈ」とされ、この信号がトリガ信号として図示
しないメモリレコーダ等に加えられる。
なお、この実施例では比較器１０の各入力端子Ａ８〜Ａ
ｌ；Ｂ８〜Ｂ１にアンド回路をそれぞれ設けているが、
例えば比較範囲をフルスケールの１／４の一定幅とすれ
ば、比較器は２ビツトの比較器でよいことになり、より
回路構成が簡単になる。
ｌ；Ｂ８〜Ｂ１にアンド回路をそれぞれ設けているが、
例えば比較範囲をフルスケールの１／４の一定幅とすれ
ば、比較器は２ビツトの比較器でよいことになり、より
回路構成が簡単になる。
また、同実施例とは異なり、ロジック入力でもよく、そ
の場合にはパターン設定による１−リガ回路となる。
の場合にはパターン設定による１−リガ回路となる。
以上説明したように、この発明によれば、１つの比較器
にて測定データを２つの基準値と比較することがきる。
にて測定データを２つの基準値と比較することがきる。
第１図はこの発明による一実施例を示したブロック線図
、第２図は従来例のブロック線図である。 図中、１０は比較器、１１はＡ／Ｄ変換器、１２は比較
基準値設定回路、１３は比較範囲設定回路である。
、第２図は従来例のブロック線図である。 図中、１０は比較器、１１はＡ／Ｄ変換器、１２は比較
基準値設定回路、１３は比較範囲設定回路である。
Claims (1)
- （１）ｎビットのデジタル比較器と、該比較器の一方の
入力端子側に接続されるデータ入力用Ａ／Ｄ変換器と、
該比較器の他方の入力端子側に接続される比較基準値設
定器とを含み、上記比較器の最上位ビットから所定の下
位ビットにかけての各入力端子と上記Ａ／Ｄ変換器およ
び比較基準値設定器との各間にアンド回路を接続すると
ともに、同一のビット順位にあるＡ／Ｄ変換器側および
比較基準値設定器側の両アンド回路に同一の制御論理信
号を与える比較範囲設定器を備えていることを特徴とす
るデータ比較装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4658988A JPH0718894B2 (ja) | 1988-02-29 | 1988-02-29 | データ比較装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4658988A JPH0718894B2 (ja) | 1988-02-29 | 1988-02-29 | データ比較装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01219673A true JPH01219673A (ja) | 1989-09-01 |
| JPH0718894B2 JPH0718894B2 (ja) | 1995-03-06 |
Family
ID=12751478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4658988A Expired - Fee Related JPH0718894B2 (ja) | 1988-02-29 | 1988-02-29 | データ比較装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0718894B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425981A (ja) * | 1990-05-22 | 1992-01-29 | Fujitsu Ltd | データ処理装置およびデータ処理方法 |
-
1988
- 1988-02-29 JP JP4658988A patent/JPH0718894B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425981A (ja) * | 1990-05-22 | 1992-01-29 | Fujitsu Ltd | データ処理装置およびデータ処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0718894B2 (ja) | 1995-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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