JPH012350A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH012350A JPH012350A JP62-158061A JP15806187A JPH012350A JP H012350 A JPH012350 A JP H012350A JP 15806187 A JP15806187 A JP 15806187A JP H012350 A JPH012350 A JP H012350A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- semiconductor
- layer
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野」
本発明は半導体装置に関し、時にＰ型半導体基愼の上に
形成されたｎ型エヒタ千シャル屡の表面に、低耐圧Ｐチ
ャンネルトランジスタと低耐圧ｎチャンネルトランジス
タとを設けた半導体装置に関する。
形成されたｎ型エヒタ千シャル屡の表面に、低耐圧Ｐチ
ャンネルトランジスタと低耐圧ｎチャンネルトランジス
タとを設けた半導体装置に関する。
〔従来の技術Ｊ
従来この樵の集積回路はｖすえば第３図に示す様にＰ型
半導体基板１の表向に選択的に龜いｎ型層２を形成し、
その上にｎ型エビタキ／ヤル層３をプレ成し史にその後
に、ｎ型エピタキシャル／１＃３の表面ｒこ、低耐圧ｎ
チャンネルトランジスタ４と低耐圧Ｐチャンネルトラン
ジスタ５を形成していた。
半導体基板１の表向に選択的に龜いｎ型層２を形成し、
その上にｎ型エビタキ／ヤル層３をプレ成し史にその後
に、ｎ型エピタキシャル／１＃３の表面ｒこ、低耐圧ｎ
チャンネルトランジスタ４と低耐圧Ｐチャンネルトラン
ジスタ５を形成していた。
そして、良いｎ型／ｆｉ、２ａは、その上に形成された
ｎｕエビター？７ヤル層３を介し℃低耐圧素子用の電源
回路の高電位！１２！配線１５ａに接続されていた。
ｎｕエビター？７ヤル層３を介し℃低耐圧素子用の電源
回路の高電位！１２！配線１５ａに接続されていた。
しかるに、上述した元来の集積回路においては入力端子
、出力端子、及び電源端子に外部より加えられるノイズ
等により、寄生バイポーラトランジスタが励起され、い
わゆるう、チアツブ現象を起こし、誤動作となったり、
更には、破壊に至ってしまう事があり信頼性を著しく損
う事がある。
、出力端子、及び電源端子に外部より加えられるノイズ
等により、寄生バイポーラトランジスタが励起され、い
わゆるう、チアツブ現象を起こし、誤動作となったり、
更には、破壊に至ってしまう事があり信頼性を著しく損
う事がある。
〔問題点を解決するための手段）
本発明の半導体装置は一４１型の半導体基板上に形成さ
れた他の導電型の半導体層と、この一導電型の半導体基
板と他の導電型の半導体ｌ−との境界に形成された高娘
度の他の導電型の第１の半導体領域と、この第１の半導
体頭載の上部の半導体層に形成された一碑電型のチャネ
ルを有する電界効果トランジスタ及び他の導電型のチャ
ネルを有する電界効果トランジスタと、半導体層の表面
に形成され固定電位が供紺される固定電位供給領域と、
この固定電位供給領域と第１の半纏体饋域との闇に形成
され、前記ｉｇ１の半導体頭載に前記固定電位を供給す
る晶娘匿の他の導電型の第２０半尋体領域とを有してい
る。
れた他の導電型の半導体層と、この一導電型の半導体基
板と他の導電型の半導体ｌ−との境界に形成された高娘
度の他の導電型の第１の半導体領域と、この第１の半導
体頭載の上部の半導体層に形成された一碑電型のチャネ
ルを有する電界効果トランジスタ及び他の導電型のチャ
ネルを有する電界効果トランジスタと、半導体層の表面
に形成され固定電位が供紺される固定電位供給領域と、
この固定電位供給領域と第１の半纏体饋域との闇に形成
され、前記ｉｇ１の半導体頭載に前記固定電位を供給す
る晶娘匿の他の導電型の第２０半尋体領域とを有してい
る。
〔実施例〕
次に１本発明について、図面を蚕照して説明する０
第１図は本発明の一実施例を示した縦＠面模式本発明の
基礎になっているＰ型半導体基板１と、その上に形成さ
れたｎ型エヒタキ７ヤル層３０組合わせは、Ｎ−Ｐ−Ｎ
トランジスタ、Ｐ−へ−Ｐトランジスタ、ＭＯＳ トラ
ンジスタ等の面耐圧半導体素子と、論理回路等を構成す
る低耐圧Ｐチャンネルトランジスタ、低耐圧ｎチャンネ
ルトランジスタ等を同−半導体基板上罠設けなくてはな
らない、高耐圧集積回路の半導体基板として広く使用さ
れている。第１図〜第３図では高耐圧素子の１例として
、縦形２重仏散ＭＯ８Ｎチャン不ルトフンジスタを示し
ている。
基礎になっているＰ型半導体基板１と、その上に形成さ
れたｎ型エヒタキ７ヤル層３０組合わせは、Ｎ−Ｐ−Ｎ
トランジスタ、Ｐ−へ−Ｐトランジスタ、ＭＯＳ トラ
ンジスタ等の面耐圧半導体素子と、論理回路等を構成す
る低耐圧Ｐチャンネルトランジスタ、低耐圧ｎチャンネ
ルトランジスタ等を同−半導体基板上罠設けなくてはな
らない、高耐圧集積回路の半導体基板として広く使用さ
れている。第１図〜第３図では高耐圧素子の１例として
、縦形２重仏散ＭＯ８Ｎチャン不ルトフンジスタを示し
ている。
高耐圧菓子間及び高耐圧素子領域と低耐圧素子領域とを
分離するためＫＰ型拡散饋域９が設けられている。ｎ型
エピタキシャル層３０表面には厚いＳｉ酸化膜６が設け
られ、その上にはガラス層等の絶縁膜が設けられている
。また低圧Ｐチャンネルトランジスタ５はゲート１０ａ
、ゲート酸化膜１１ａ、ソースとなる績いＰ型頭載１２
ｂ、 ドレインとなる龜いＰ型領域１２ａより構成さ
れる。
分離するためＫＰ型拡散饋域９が設けられている。ｎ型
エピタキシャル層３０表面には厚いＳｉ酸化膜６が設け
られ、その上にはガラス層等の絶縁膜が設けられている
。また低圧Ｐチャンネルトランジスタ５はゲート１０ａ
、ゲート酸化膜１１ａ、ソースとなる績いＰ型頭載１２
ｂ、 ドレインとなる龜いＰ型領域１２ａより構成さ
れる。
またソース１２ｂは低圧電源の高電位電源配線１５ａに
接続され℃おり、また濃いｎ型拡散層１３ａも低電圧源
の高電位電源配線１５ａＫ接続されていて、この近傍の
ｎ型エヒタキ７ヤル層３の電位を固定する役割を負って
いる。
接続され℃おり、また濃いｎ型拡散層１３ａも低電圧源
の高電位電源配線１５ａＫ接続されていて、この近傍の
ｎ型エヒタキ７ヤル層３の電位を固定する役割を負って
いる。
低圧ｎチャンネルトランジスタ４はｎ型エビタキノヤル
層３中に設けられたＰ型ＩｐＡ城１７（Ｐウェルと称し
ている。）中に設けられ、ゲート１０ ｂ。
層３中に設けられたＰ型ＩｐＡ城１７（Ｐウェルと称し
ている。）中に設けられ、ゲート１０ ｂ。
ゲート鋏化膜１１ｂ、ソースとなる濃いｎ型饋域１３ｃ
、 ドレインとなる捩いｎ１Ｍ５域１３ｂよシ構成さ
れる。また礫いＰ型頚域１２ｃがソース１３ｂＫ隣接し
て設けられソース１３ｂとともに、低電圧源の低電位電
源配線１６ａに従続されＰワエル７の電位を固定する役
割を負っている。
、 ドレインとなる捩いｎ１Ｍ５域１３ｂよシ構成さ
れる。また礫いＰ型頚域１２ｃがソース１３ｂＫ隣接し
て設けられソース１３ｂとともに、低電圧源の低電位電
源配線１６ａに従続されＰワエル７の電位を固定する役
割を負っている。
高讃度ｎ型領域２ａは、主として、ドレインとなる０い
Ｐ型饋域１２ａ−ｎ型エピタキシャル層３−Ｐ型半導体
基板１．ソースとなる濃いＰ型頭載１２ｂ−ｎ型エピタ
キシャル層３−ｎ型半導体基８！１．濃いＰ型領域１２
ｃ、Ｐ型領域１７−ｎ型エビター？７ヤル層３−ｎ型半
導体基板１といった組合わせで存在する寄生Ｐ−Ｎ−Ｐ
）ランジスタの動作を抑制するために設けられている。
Ｐ型饋域１２ａ−ｎ型エピタキシャル層３−Ｐ型半導体
基板１．ソースとなる濃いＰ型頭載１２ｂ−ｎ型エピタ
キシャル層３−ｎ型半導体基８！１．濃いＰ型領域１２
ｃ、Ｐ型領域１７−ｎ型エビター？７ヤル層３−ｎ型半
導体基板１といった組合わせで存在する寄生Ｐ−Ｎ−Ｐ
）ランジスタの動作を抑制するために設けられている。
尚耐圧半導体素子の１例として示した縦形２重拡散Ｍ
ＯＳ Ｎチャンネルトランジスタはゲート１０Ｃ，ゲー
ト酸化膜１１ｃ、ソースとなる濃いｎ型領域１３ｄ、１
３ｅ、チャンネルを作るためのＰ！￥！！須域１８．
ドレインの主電流通路となる濃イｎｆｆ１ｄｊ（域２
ｂ、２０ｄ、１３ｆから、ｌ１１Ｆｓ、される。
ＯＳ Ｎチャンネルトランジスタはゲート１０Ｃ，ゲー
ト酸化膜１１ｃ、ソースとなる濃いｎ型領域１３ｄ、１
３ｅ、チャンネルを作るためのＰ！￥！！須域１８．
ドレインの主電流通路となる濃イｎｆｆ１ｄｊ（域２
ｂ、２０ｄ、１３ｆから、ｌ１１Ｆｓ、される。
１６ｂは、低電位電源配置、１４ｃはドレイン配線、ま
た１２ｄはＰ型頭載１８の電位を低電位電源配線の電１
ｑに固定するための傭いＰ型碩域である。
た１２ｄはＰ型頭載１８の電位を低電位電源配線の電１
ｑに固定するための傭いＰ型碩域である。
数いｎ型ヤ貝域２０ａ、２０ｂにより謳いｎ型層２ａを
低電圧源の高電位電源配線１５ｂＫ良いｎ型饋域１３ｇ
を介して接続している。
低電圧源の高電位電源配線１５ｂＫ良いｎ型饋域１３ｇ
を介して接続している。
従来よりある技術を示した第３図のような構造では８い
ｎ型層２ａと高電位電源配線１５ａの間Ｋｎ型エピタキ
シャル層３が介在することになるが、高耐圧集積回路で
は高圧素子部の降伏電圧を晶＜スルためエピタキシャル
層：うの比抵抗を比較的大きくするう従って濃いｎ型層
２ａと高電位電ｅλ配線１５ａとの間に電流が流れた時
に、濃いｎ型ｆｆ１２ａの電位が降下し、従ってｎ型エ
ビタΦシャル１ＰＪ３の電位は、電流の流れる部分で変
動しやすくなる。
ｎ型層２ａと高電位電源配線１５ａの間Ｋｎ型エピタキ
シャル層３が介在することになるが、高耐圧集積回路で
は高圧素子部の降伏電圧を晶＜スルためエピタキシャル
層：うの比抵抗を比較的大きくするう従って濃いｎ型層
２ａと高電位電ｅλ配線１５ａとの間に電流が流れた時
に、濃いｎ型ｆｆ１２ａの電位が降下し、従ってｎ型エ
ビタΦシャル１ＰＪ３の電位は、電流の流れる部分で変
動しやすくなる。
フッチアツブ現象は、エミ、りが高電位電源に接続され
た寄生Ｐ−Ｎ−Ｐ）ランジスタとエミ。
た寄生Ｐ−Ｎ−Ｐ）ランジスタとエミ。
りが１ルミ位電源に接続された寄生ｎ−ｐ−ｎ）ランジ
スタが組合わさって構成する寄生ブイリスタがオンする
現象であるがこれを阻止するには、注入されたキャリア
を効率良く吸収することと、ｎ型エピタキシャル層の電
位をしっかシ固定することが五安である。しかし第３図
に示した従来技術の構造で１１、前述した通り、電流が
流れた時に電位が降下しやすく、う、チア、グしやすい
と言える。
スタが組合わさって構成する寄生ブイリスタがオンする
現象であるがこれを阻止するには、注入されたキャリア
を効率良く吸収することと、ｎ型エピタキシャル層の電
位をしっかシ固定することが五安である。しかし第３図
に示した従来技術の構造で１１、前述した通り、電流が
流れた時に電位が降下しやすく、う、チア、グしやすい
と言える。
しかるに本発明によれば昼電位′ａＩ源配線１５ｂと濃
いｎ型領域２ａが濃いｎ型領域２０ａで接続されている
ため、電流が流れても電圧計ドは小さい。便ってその上
にあるｎ型エビター？／ヤル層３の電位も変動しに＜＜
、フ、ナア、グしにくいと言える。なお巣１図に示した
ように、本発明による濃いｎ型韻域２０ａ、２０ｂを低
圧素子領域の外周部を囲むように一体Ｋ又は分能された
複数の領域とし℃設けても良い。又、入カラ、チアラグ
。
いｎ型領域２ａが濃いｎ型領域２０ａで接続されている
ため、電流が流れても電圧計ドは小さい。便ってその上
にあるｎ型エビター？／ヤル層３の電位も変動しに＜＜
、フ、ナア、グしにくいと言える。なお巣１図に示した
ように、本発明による濃いｎ型韻域２０ａ、２０ｂを低
圧素子領域の外周部を囲むように一体Ｋ又は分能された
複数の領域とし℃設けても良い。又、入カラ、チアラグ
。
出力クッチア、グの励起のトリカーとなるキャリアーの
注入が起こる領域又はその周辺にのみ配置してもｆ分な
効果が期待できる。
注入が起こる領域又はその周辺にのみ配置してもｆ分な
効果が期待できる。
第２図は、本発明の他のｙｌ、施ガな示した縦断面模式
図である。この央＃ｆｌＪでは、特に、低圧Ｐチャンネ
ルトランジスタ５と低圧ｎチャンネルトランジスタ４０
同にも諌いｎ型領域２０ｃを設けである事である。この
ため前述した一夾ＩＪ−列で説明した効果に加えて注入
された正孔が反対導伝型トランジスタ領域に達する前に
この濃いｎ型領域２０ｃで、高い割合で再結合され℃減
少し一層う、チアラグしにくくなる。
図である。この央＃ｆｌＪでは、特に、低圧Ｐチャンネ
ルトランジスタ５と低圧ｎチャンネルトランジスタ４０
同にも諌いｎ型領域２０ｃを設けである事である。この
ため前述した一夾ＩＪ−列で説明した効果に加えて注入
された正孔が反対導伝型トランジスタ領域に達する前に
この濃いｎ型領域２０ｃで、高い割合で再結合され℃減
少し一層う、チアラグしにくくなる。
以上説明したように本発明は、Ｐ型半導体基板とその上
のｎ型エピタキシャル層との境界の濃いｎ型層と低電圧
源ｆの島電位電源配線とを別の濃いｎ型領域で接続する
ことによシラッチア、グ耐ｉｍｌ：’＆向上できる効果
がある。
のｎ型エピタキシャル層との境界の濃いｎ型層と低電圧
源ｆの島電位電源配線とを別の濃いｎ型領域で接続する
ことによシラッチア、グ耐ｉｍｌ：’＆向上できる効果
がある。
また不発明の実施例に示した縦型２重拡散ＭＯ８Ｎチャ
ンネルトランジスタの如く、１％４耐圧半纏体素子とし
て縦形構造の素子を使用している場合は、その素子の饋
いｎ型９１域（本図では２０ｄ ）を作る工程で本図の
２０ａ、２０ｂ、２０ｃの同時に作る事ができ経隣的で
ある。又本明細書では龜いｉｌ＋曽２ａと磯いｎＷｉｍ
域２０ａ、２０ｂ、２０ｃは接続しているものとして説
明したがこれは接続されていなくてもそれなりの効果を
有している。
ンネルトランジスタの如く、１％４耐圧半纏体素子とし
て縦形構造の素子を使用している場合は、その素子の饋
いｎ型９１域（本図では２０ｄ ）を作る工程で本図の
２０ａ、２０ｂ、２０ｃの同時に作る事ができ経隣的で
ある。又本明細書では龜いｉｌ＋曽２ａと磯いｎＷｉｍ
域２０ａ、２０ｂ、２０ｃは接続しているものとして説
明したがこれは接続されていなくてもそれなりの効果を
有している。
第１図は本発明の一実施例の縦断面模式図、第２図は本
発明の他の実施例の縦断面模式図、第３図は従来技術に
よる半導体装置の縦喀血模式図である。 １・・・・・・Ｐ型半導体基板、２ａ、２ｂ・・・・・
・不純物酸度の濃いｎ型層、３・・・・・・ｎ型エビタ
キ／ヤル層、４・・・・・・低圧ｎチャンネルトランジ
スタ、５・・・中低圧ｐチャンネルトランジスタ、６・
・・・・・２酸化シリコン膜、８・・・・・・杷赦膜、
９・・・・・・Ｐ型饋域、ｌｏａ。 １０ｂ、ｌＯｃ・・・・・・ＭＯＳ トランジスタのゲ
ート、１１ ａ、 １ ｌ ｂ、 １１ ｃ ＝Ｍ
Ｏ８トランジスタのゲート酸化膜、１２ａ、１２ｂ、１
２ｃ、１２ｄ・−−−−−ｍｌ、ＱＰ型領領域１３ａ、
１３ｂ、１３ｃ。 １３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈ−・・・−濃
いｎ型領域、１４ａ、１４ｂ、１４ｃ・・・・・・ドレ
イン配線、１５ａ、１ ｂｂ、１５ｃ、ｌ ５ｄ・−・
−・低電圧源低電位電源配線、１６ａ、１６ｂ・・・・
・・低電圧源低電位電源配線、１．７・・・・・・Ｐ型
領域（Ｐウェル）、１８ ・・・・−Ｐ ｆｉｉ域、２
０ａ、２０ ｂ、２０ｃ、２０ｄ・・・・・・製いｎ型
領域。 代理人 弁理士 内 原 晋。
発明の他の実施例の縦断面模式図、第３図は従来技術に
よる半導体装置の縦喀血模式図である。 １・・・・・・Ｐ型半導体基板、２ａ、２ｂ・・・・・
・不純物酸度の濃いｎ型層、３・・・・・・ｎ型エビタ
キ／ヤル層、４・・・・・・低圧ｎチャンネルトランジ
スタ、５・・・中低圧ｐチャンネルトランジスタ、６・
・・・・・２酸化シリコン膜、８・・・・・・杷赦膜、
９・・・・・・Ｐ型饋域、ｌｏａ。 １０ｂ、ｌＯｃ・・・・・・ＭＯＳ トランジスタのゲ
ート、１１ ａ、 １ ｌ ｂ、 １１ ｃ ＝Ｍ
Ｏ８トランジスタのゲート酸化膜、１２ａ、１２ｂ、１
２ｃ、１２ｄ・−−−−−ｍｌ、ＱＰ型領領域１３ａ、
１３ｂ、１３ｃ。 １３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈ−・・・−濃
いｎ型領域、１４ａ、１４ｂ、１４ｃ・・・・・・ドレ
イン配線、１５ａ、１ ｂｂ、１５ｃ、ｌ ５ｄ・−・
−・低電圧源低電位電源配線、１６ａ、１６ｂ・・・・
・・低電圧源低電位電源配線、１．７・・・・・・Ｐ型
領域（Ｐウェル）、１８ ・・・・−Ｐ ｆｉｉ域、２
０ａ、２０ ｂ、２０ｃ、２０ｄ・・・・・・製いｎ型
領域。 代理人 弁理士 内 原 晋。
Claims (1)
- 一導電型の半導体基板上に形成された他の導電型の半
導体層と、前記一導電型の半導体基板と前記他の導電型
の半導体層との境界に形成された高濃度の前記他の導電
型の第１の半導体領域と、該第１の半導体領域の上部の
前記半導体層に形成された前記一導電型のチャネルを有
する電界効果トランジスタ及び前記他の導電型のチャネ
ルを有する電界効果トランジスタと、前記半導体層の表
面に形成され固定電位が供給される固定電位供給領域と
、該固定電位供給領域と前記第１の半導体領域との間に
形成されて前記第１の半導体領域の電位を実質的に前記
固定電位にする高濃度の前記他の導電型の第２の半導体
領域とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158061A JPH0783092B2 (ja) | 1987-06-24 | 1987-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158061A JPH0783092B2 (ja) | 1987-06-24 | 1987-06-24 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH012350A true JPH012350A (ja) | 1989-01-06 |
| JPS642350A JPS642350A (en) | 1989-01-06 |
| JPH0783092B2 JPH0783092B2 (ja) | 1995-09-06 |
Family
ID=15663443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62158061A Expired - Lifetime JPH0783092B2 (ja) | 1987-06-24 | 1987-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783092B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824146B2 (ja) * | 1989-10-19 | 1996-03-06 | 株式会社東芝 | Ｍｏｓ型集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218158A (ja) * | 1982-06-11 | 1983-12-19 | Toshiba Corp | 相補型ｍｏｓ半導体装置 |
| JPS61174666A (ja) * | 1985-01-29 | 1986-08-06 | Yokogawa Electric Corp | 半導体装置 |
-
1987
- 1987-06-24 JP JP62158061A patent/JPH0783092B2/ja not_active Expired - Lifetime
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5994740A (en) | Semiconductor device | |
| US4881107A (en) | IC device having a vertical MOSFET and an auxiliary component | |
| JP2954854B2 (ja) | 集積回路チップ | |
| KR860007750A (ko) | 반도체 장치 | |
| US5608238A (en) | Semiconductor device having two insulated gates and capable of thyristor function and method for operating the same | |
| KR100300673B1 (ko) | 집적된제어를가진아이지비티(igbt) | |
| US5185649A (en) | Circuital arrangement for preventing latchup in transistors with insulated collectors | |
| JPH0282533A (ja) | バイポーラ・トランジスタ | |
| JPH1084098A (ja) | 三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護 | |
| JPH012350A (ja) | 半導体装置 | |
| US5083179A (en) | CMOS semiconductor integrated circuit device | |
| KR900003940B1 (ko) | 상보형(相補形) 금속산화막 반도체 직접회로장치 | |
| JPS58222573A (ja) | 半導体集積回路装置 | |
| US3379941A (en) | Integrated field effect circuitry | |
| JPH0244759A (ja) | 半導体集積回路装置 | |
| JPH0783092B2 (ja) | 半導体装置 | |
| JPH0532908B2 (ja) | ||
| JPS627710B2 (ja) | ||
| JPH0572110B2 (ja) | ||
| US7868392B2 (en) | Integrated circuit tolerant to the locking phenomenon | |
| JP3082248B2 (ja) | 半導体論理回路装置 | |
| JPH07254609A (ja) | 半導体装置 | |
| JPH04147668A (ja) | 半導体集積回路装置とその製造方法 | |
| JPS60138963A (ja) | 半導体装置 | |
| JP3071819B2 (ja) | 絶縁ゲート型半導体装置 |