JPH01251143A - 割り込み制御装置 - Google Patents
割り込み制御装置Info
- Publication number
- JPH01251143A JPH01251143A JP63078511A JP7851188A JPH01251143A JP H01251143 A JPH01251143 A JP H01251143A JP 63078511 A JP63078511 A JP 63078511A JP 7851188 A JP7851188 A JP 7851188A JP H01251143 A JPH01251143 A JP H01251143A
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- JP
- Japan
- Prior art keywords
- address
- register
- circuit
- microprogram
- interrupt
- Prior art date
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- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、割り込み制御装置に係り、特にマイクロプロ
グラム制御装置のデック・ソゲ作業に用−１て好適な割
り込み制御装置に関する。
グラム制御装置のデック・ソゲ作業に用−１て好適な割
り込み制御装置に関する。
（従来の技術）
一般に、ユーザ命令をマイクロプログラムで逐次的に処
理するマイクロプログラム制御方式の計算機や制御装置
においては、マイクロプログラム制御回路のデバッグを
以下のように実行して（する。
理するマイクロプログラム制御方式の計算機や制御装置
においては、マイクロプログラム制御回路のデバッグを
以下のように実行して（する。
即ち、従来の割り込み制御装置では、デノく・ソゲのた
めに制御装置の処理を停止させたい場合、マイクロプロ
グラムを格納する制御記憶部の処理を停止させたいアド
レスをレジスタに設定し、マイクロプログラムがこのア
ドレスに遷移したときに割り込み信号を発生させてマイ
クロプログラムの実行を停止させ、この状態で内部のレ
ジスタの値を調べたり、割り込み信号をトリガーとして
波形観測を行う等してデバッグ作業を実施している。
めに制御装置の処理を停止させたい場合、マイクロプロ
グラムを格納する制御記憶部の処理を停止させたいアド
レスをレジスタに設定し、マイクロプログラムがこのア
ドレスに遷移したときに割り込み信号を発生させてマイ
クロプログラムの実行を停止させ、この状態で内部のレ
ジスタの値を調べたり、割り込み信号をトリガーとして
波形観測を行う等してデバッグ作業を実施している。
（発明が解決すべき課題）
ところが、かかる従来の割り込み制御装置では、マイク
ロプログラムが複雑に分岐する場合や実行される制御記
憶部上のアドレスが不明確な場合には、必ずしも設定さ
れたアドレスで割り込みが発生するとは限らず、デバッ
グの効率が悪いという欠点があった。
ロプログラムが複雑に分岐する場合や実行される制御記
憶部上のアドレスが不明確な場合には、必ずしも設定さ
れたアドレスで割り込みが発生するとは限らず、デバッ
グの効率が悪いという欠点があった。
本発明は、上記に鑑みてなされたもので、その目的は、
制御記憶部上の任意の領域にマイクロプログラムが遷移
したときに割り込み信号を発生させてマイクロプログラ
ムの実行を停止させ、これによりマイクロプログラムを
用いた制御装置のデバッグ効率を向上させることを可能
とした割り込み制御装置を提供することにある。
制御記憶部上の任意の領域にマイクロプログラムが遷移
したときに割り込み信号を発生させてマイクロプログラ
ムの実行を停止させ、これによりマイクロプログラムを
用いた制御装置のデバッグ効率を向上させることを可能
とした割り込み制御装置を提供することにある。
（課題を解決するための手段）
本発明の割り込み制御装置は、記憶手段上のマイクロプ
ログラムによって処理を実行する制御手段と、処理停止
を希望する前記記憶手段上のアドレスを設定するアドレ
ス指定手段と、処理停止のアドレスの有効ビットを指定
する有効ビット設定手段と、その有効ビット設定手段の
前記有効ビットに基づいて前記記憶手段のアドレスの有
効ビットと前記アドレス指定手段が出力するアドレスの
有効ビットを抜き出して両者を比較する論理手段と、そ
の論理手段の出力に基づいて前記制御手段に割り込みを
かける手段とを備えるものとして構成される。
ログラムによって処理を実行する制御手段と、処理停止
を希望する前記記憶手段上のアドレスを設定するアドレ
ス指定手段と、処理停止のアドレスの有効ビットを指定
する有効ビット設定手段と、その有効ビット設定手段の
前記有効ビットに基づいて前記記憶手段のアドレスの有
効ビットと前記アドレス指定手段が出力するアドレスの
有効ビットを抜き出して両者を比較する論理手段と、そ
の論理手段の出力に基づいて前記制御手段に割り込みを
かける手段とを備えるものとして構成される。
（作 用）
１、ｑ弾手段が、記憶手段上のマイクロプログラムによ
って処理を実行する。而して、その記憶手段上の処理停
止を希望するアドレスがアドレス指定手段によって設定
される。その処理停止のアドレスの有効ビットが有効ビ
ット設定手段によって指定される。その有効ビットに基
づいて、論理手段が、記憶手段のアドレスの有効ビット
と、アドレス指定手段が出力するアドレスの有効ビット
とを抜き出し、両者を比較する。その比較の結果に基づ
いて制御手段に割り込みがかけられる。即ち、記憶手段
のマイクロプログラムの処理停止のための有効エリアを
指定することによって、処理が複雑に分岐しても確実に
割り込みがかけられる。
って処理を実行する。而して、その記憶手段上の処理停
止を希望するアドレスがアドレス指定手段によって設定
される。その処理停止のアドレスの有効ビットが有効ビ
ット設定手段によって指定される。その有効ビットに基
づいて、論理手段が、記憶手段のアドレスの有効ビット
と、アドレス指定手段が出力するアドレスの有効ビット
とを抜き出し、両者を比較する。その比較の結果に基づ
いて制御手段に割り込みがかけられる。即ち、記憶手段
のマイクロプログラムの処理停止のための有効エリアを
指定することによって、処理が複雑に分岐しても確実に
割り込みがかけられる。
（実施例）
以下、図面を参照しながら本発明の詳細な説明する。
第１図は、本発明の一実施例に係る割り込み制御装置の
ブロック図である。同図において、＄１ｇａ装置１はユ
ーザ命令１０に基づき制御記憶部−２に格納されたマイ
クロプログラムを実行する。この時の制御記憶部２のア
ドレス３はアンド回路６に転送される。制御記憶部２の
デバッグのための停止アドレスは、レジスタ４によって
指定される。
ブロック図である。同図において、＄１ｇａ装置１はユ
ーザ命令１０に基づき制御記憶部−２に格納されたマイ
クロプログラムを実行する。この時の制御記憶部２のア
ドレス３はアンド回路６に転送される。制御記憶部２の
デバッグのための停止アドレスは、レジスタ４によって
指定される。
このレジスタ４の出力はアンド回路７に入力される。レ
ジスタ５は、制御装置１からのアドレス３とレジスタ４
からのアドレスの有効ビットを指定するもので、その出
力はアンド回路６およびアンド回路７に入力される。こ
れにより、アンド回路６の出力にはアドレス３の有効ビ
ットが残り、アンド回路７の出力にはレジスタ４の出力
アドレスの有効ビットが残る。アンド回路６の出力およ
びアンド回路７の出力はそれぞれ比較器８に人力され、
ここでアドレス値の比較が行われ、結果として割り込み
条件Ｉ２が送出される。アンド回路９には、図示しない
装置からの割り込みを許可するための割り込み条件１１
と、比較器８からの割り込み条件Ｉ２が入力され、制御
記憶部２に対する割り込みの許可を行う。ちなみに、レ
ジスタ５に設定された有効ビットは割り込みのかかる有
効領域を指定するために作用するものである。
ジスタ５は、制御装置１からのアドレス３とレジスタ４
からのアドレスの有効ビットを指定するもので、その出
力はアンド回路６およびアンド回路７に入力される。こ
れにより、アンド回路６の出力にはアドレス３の有効ビ
ットが残り、アンド回路７の出力にはレジスタ４の出力
アドレスの有効ビットが残る。アンド回路６の出力およ
びアンド回路７の出力はそれぞれ比較器８に人力され、
ここでアドレス値の比較が行われ、結果として割り込み
条件Ｉ２が送出される。アンド回路９には、図示しない
装置からの割り込みを許可するための割り込み条件１１
と、比較器８からの割り込み条件Ｉ２が入力され、制御
記憶部２に対する割り込みの許可を行う。ちなみに、レ
ジスタ５に設定された有効ビットは割り込みのかかる有
効領域を指定するために作用するものである。
かかる構成において次にその作用を説明する。
制御装置１に接続されるユーザ命令１０がデコードされ
ると、制御装置１に起動がかかり、制御記憶部２に格納
されたマイクロプログラムに従って処理が実行される。
ると、制御装置１に起動がかかり、制御記憶部２に格納
されたマイクロプログラムに従って処理が実行される。
この時、制御記憶部２のアドレス３はアンド回路６に人
力される。
力される。
一方、デバッグのために制御装置１の処理を停止させる
場合、制御記憶部２のマイクロプログラム上の停止させ
たいアドレスをレジスタ４に設定し、指定アドレスにあ
る程度の巾を持たせるためにアドレスの有効ビットをレ
ジスタ５に設定する。
場合、制御記憶部２のマイクロプログラム上の停止させ
たいアドレスをレジスタ４に設定し、指定アドレスにあ
る程度の巾を持たせるためにアドレスの有効ビットをレ
ジスタ５に設定する。
また、この場合、アンド回路９に入力されている割り込
みを許可する条件である割り込み条件■１を“１１に設
定しておく。
みを許可する条件である割り込み条件■１を“１１に設
定しておく。
制御記憶部２上のアドレス３と停止をかけたいレジスタ
４に設定されたアドレスは、それぞれレジスタ５に設定
された有効ビット列との間でアンド回路６およびアンド
回路７で論理積がとられ、比較に無関係なアドレス上の
ビットをサプレスして“０”とする。この２つのアドレ
スの有効ビットが一致した場合、アンド回路６の出力お
よびアンド回路７の出力を受けている比較器８の出力で
ある割り込み条件Ｉ２は“１”となり、アンド回路９に
入力される。この時、先に述べたように、アンド回路９
の他の入力である割り込み許可の割り込み条件１１は“
ブとしであるので、アンド回路９の出力は“１”となり
、それにより制御装置１に割り込みが入る。
４に設定されたアドレスは、それぞれレジスタ５に設定
された有効ビット列との間でアンド回路６およびアンド
回路７で論理積がとられ、比較に無関係なアドレス上の
ビットをサプレスして“０”とする。この２つのアドレ
スの有効ビットが一致した場合、アンド回路６の出力お
よびアンド回路７の出力を受けている比較器８の出力で
ある割り込み条件Ｉ２は“１”となり、アンド回路９に
入力される。この時、先に述べたように、アンド回路９
の他の入力である割り込み許可の割り込み条件１１は“
ブとしであるので、アンド回路９の出力は“１”となり
、それにより制御装置１に割り込みが入る。
この状態で、制御装置の各部の状態や波形観測を行うこ
とによって装置のデバッグを実施することができる。ま
た、制御記憶部２のマイクロプログラムの停止させたい
領域はレジスタ５の有効ビットの設定値を変えることに
よって任意に指定することができる。
とによって装置のデバッグを実施することができる。ま
た、制御記憶部２のマイクロプログラムの停止させたい
領域はレジスタ５の有効ビットの設定値を変えることに
よって任意に指定することができる。
第２図は制御記憶部２のアドレスの説明図であり、レジ
スタ４とレジスタ５の設定アドレスによって割り込み発
生領域がどのようになるかを例示するものである。今、
制御記憶部２のアドレスを１２ビツトとし、レジスタ４
の設定アドレスをＲＥＧ ２、レジスタ５の設定領域を
ＲＥＧ １とする。
スタ４とレジスタ５の設定アドレスによって割り込み発
生領域がどのようになるかを例示するものである。今、
制御記憶部２のアドレスを１２ビツトとし、レジスタ４
の設定アドレスをＲＥＧ ２、レジスタ５の設定領域を
ＲＥＧ １とする。
ここで、レジスタ４に設定する停止アドレスの設定値を
ＲＥＧ２−＃１０Ｂとし、レジスタ５に設定する領域指
定のための有効ビットの設定値をＲＥＧｌ−＃ＦＦＯと
すると、アンド回路７の出力は＃１００となる。一方、
制御記憶部２からのアドレス３が＃１００から＃１０Ｆ
の間にある時にアンド回路６の出力は＃１００となり、
従って比較器８の比較結果である割り込み条件Ｉ２は制
御記憶部２からのアドレス３が＃１００から＃１０Ｆの
間にある時に“１”となる。つまり、制御装置１が第２
図（ａ）に示す制御記憶部２の＃１００から＃１０Ｆの
アドレス領域を実行するとアンド回路９から制御装置１
に対して割り込みかががることになる。
ＲＥＧ２−＃１０Ｂとし、レジスタ５に設定する領域指
定のための有効ビットの設定値をＲＥＧｌ−＃ＦＦＯと
すると、アンド回路７の出力は＃１００となる。一方、
制御記憶部２からのアドレス３が＃１００から＃１０Ｆ
の間にある時にアンド回路６の出力は＃１００となり、
従って比較器８の比較結果である割り込み条件Ｉ２は制
御記憶部２からのアドレス３が＃１００から＃１０Ｆの
間にある時に“１”となる。つまり、制御装置１が第２
図（ａ）に示す制御記憶部２の＃１００から＃１０Ｆの
アドレス領域を実行するとアンド回路９から制御装置１
に対して割り込みかががることになる。
一方、レジスタ４に設定する停止アドレスの設定値をＲ
ＥＧ２−＃１１２とし、レジスタ５に設定する領域指定
のための有効ビットの設定値をＲＥＧｌ−ＰＯＣとする
と、アンド回路７の出力は＃１００となる。一方、制御
記憶部２からのアドレス３が＃１００から＃１０３、＃
１１ｏから＃１１３、＃１２０から＃１２３・旧・・の
間にある時にアンド回路６の出力は＃１００となり、従
って比較器８の比較結果である割り込み条件■２は制御
記憶部２からのアドレス３が＃１００から＃１０３、＃
１１０から＃１１３、＃１２ｏがら＃１２３、・・・・
・・の間にある時に“１”となる。つまり、制御装置１
が第２図（ｂ）に示す制御記憶部２の＃１００から＃１
０３、＃１１ｏから＃１１３、＃１２０から＃１２３、
・・・・・・のアドレス領域を実行するとアンド回路９
がら制御装置１に対して割り込みがかかることになる。
ＥＧ２−＃１１２とし、レジスタ５に設定する領域指定
のための有効ビットの設定値をＲＥＧｌ−ＰＯＣとする
と、アンド回路７の出力は＃１００となる。一方、制御
記憶部２からのアドレス３が＃１００から＃１０３、＃
１１ｏから＃１１３、＃１２０から＃１２３・旧・・の
間にある時にアンド回路６の出力は＃１００となり、従
って比較器８の比較結果である割り込み条件■２は制御
記憶部２からのアドレス３が＃１００から＃１０３、＃
１１０から＃１１３、＃１２ｏがら＃１２３、・・・・
・・の間にある時に“１”となる。つまり、制御装置１
が第２図（ｂ）に示す制御記憶部２の＃１００から＃１
０３、＃１１ｏから＃１１３、＃１２０から＃１２３、
・・・・・・のアドレス領域を実行するとアンド回路９
がら制御装置１に対して割り込みがかかることになる。
本発明の割り込み制御装置によれば、制御記憶部の任意
の領域内のマイクロプログラムが実行された場合に割り
込みによりマイクロプログラムの実行を停止させること
ができるため、プログラムの分岐が複雑な場合や実行さ
れる制御記憶部上のアドレスが不明確な場合でも、マイ
クロプログラムが実行通過するアドレスを任意の領域と
して指定することで確実にマイクロプログラムの実行を
停止させ、マイクロプログラムのデバッグや制御回路の
チエツクを確実且つ容易に実施することができる。
の領域内のマイクロプログラムが実行された場合に割り
込みによりマイクロプログラムの実行を停止させること
ができるため、プログラムの分岐が複雑な場合や実行さ
れる制御記憶部上のアドレスが不明確な場合でも、マイ
クロプログラムが実行通過するアドレスを任意の領域と
して指定することで確実にマイクロプログラムの実行を
停止させ、マイクロプログラムのデバッグや制御回路の
チエツクを確実且つ容易に実施することができる。
第１図は本発明の一実施例に係る割り込み制御装置のブ
ロック図、第２図は第１図の構成における制御記憶部の
アドレスの説明図である。 １・・・制御装置、２・・・制御記憶部、３・・・アド
レス、４．５・・・レジスタ、６，７．９・・・アンド
回路、８・・・比較器、１０・・・ユーザ命令。 手 続 補 正 書 （方式） 平成 １年 ３月２４日 特許庁長官 吉 １）文 教 殿 １ 事件の表示 昭和６３年特許願第 ７８５１１号 ２ 発明の名称 割り込み制陣装置 ３ 補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東 芝 発送日 平成 １年 ３月 ７日 ６ 補正の対象 面画 ７ 補正の内容
ロック図、第２図は第１図の構成における制御記憶部の
アドレスの説明図である。 １・・・制御装置、２・・・制御記憶部、３・・・アド
レス、４．５・・・レジスタ、６，７．９・・・アンド
回路、８・・・比較器、１０・・・ユーザ命令。 手 続 補 正 書 （方式） 平成 １年 ３月２４日 特許庁長官 吉 １）文 教 殿 １ 事件の表示 昭和６３年特許願第 ７８５１１号 ２ 発明の名称 割り込み制陣装置 ３ 補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東 芝 発送日 平成 １年 ３月 ７日 ６ 補正の対象 面画 ７ 補正の内容
Claims (1)
- 記憶手段上のマイクロプログラムによって処理を実行す
る制御手段と、処理停止を希望する前記記憶手段上のア
ドレスを設定するアドレス指定手段と、処理停止のアド
レスの有効ビットを指定する有効ビット設定手段と、そ
の有効ビット設定手段の前記有効ビットに基づいて前記
記憶手段のアドレスの有効ビットと前記アドレス指定手
段が出力するアドレスの有効ビットを抜き出して両者を
比較する論理手段と、その論理手段の出力に基づいて前
記制御手段に割り込みをかける手段と、を備えることを
特徴とする割り込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078511A JPH01251143A (ja) | 1988-03-31 | 1988-03-31 | 割り込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078511A JPH01251143A (ja) | 1988-03-31 | 1988-03-31 | 割り込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251143A true JPH01251143A (ja) | 1989-10-06 |
Family
ID=13663963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63078511A Pending JPH01251143A (ja) | 1988-03-31 | 1988-03-31 | 割り込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251143A (ja) |
-
1988
- 1988-03-31 JP JP63078511A patent/JPH01251143A/ja active Pending
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