JPH01261868A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01261868A JPH01261868A JP9051788A JP9051788A JPH01261868A JP H01261868 A JPH01261868 A JP H01261868A JP 9051788 A JP9051788 A JP 9051788A JP 9051788 A JP9051788 A JP 9051788A JP H01261868 A JPH01261868 A JP H01261868A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- drain
- semiconductor substrate
- diffusion layer
- source diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 238000000034 method Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体装置に関し、特にソース・ドレ
イン拡散層の接合容量低減技術に関する。
イン拡散層の接合容量低減技術に関する。
従来この種の半導体装置は、第４図に示すように平板な
半導体基板にＭＯＳＦＥＴが形成される構造となってい
た。
半導体基板にＭＯＳＦＥＴが形成される構造となってい
た。
上述した従来のＭＯＳ型半導体装置は平板な半導体基板
にＭＯＳＦＥＴが形成される構造になっていた為、形成
されたドレイン・ソース拡散層の接合容量が大きく、Ｍ
ＯＳＦＥＴのスウィッチング特性の高速化の妨げとなっ
ていた。
にＭＯＳＦＥＴが形成される構造になっていた為、形成
されたドレイン・ソース拡散層の接合容量が大きく、Ｍ
ＯＳＦＥＴのスウィッチング特性の高速化の妨げとなっ
ていた。
本発明の半導体装置は半導体基板内に形成された溝と、
溝内に形成されたＭＯＳＦＥＴを有している。
溝内に形成されたＭＯＳＦＥＴを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例１の縦断面図である。溝領域１
内にシャロージヤンクションＭＯＳＦＥＴを形成すると
ころのゲート部２、ドレイン・ソース拡散層３及び絶縁
膜４を有している。５は半導体基板である。第２図は第
１図に示した本発明の形成方法を示したものである。従
来技術により（ａ）図の様に平板な半導体基板にＭＯＳ
ＦＥＴを形成後ドレイン・ソース拡散層が充分シャロー
ジヤンクションになる様に（ｂ）の様にＭＯＳＦＥＴ形
成領域部分に溝を形成する。次に従来技術によリ（ｃ）
図の様にゲート絶縁膜及びゲート部を形成する。以上の
構造を有する本発明の実施例１のＭＯＳＦＥＴはシャロ
ージヤンクショントランジスタ構造を有する為、高速ス
ウィッチング特性を有する。
内にシャロージヤンクションＭＯＳＦＥＴを形成すると
ころのゲート部２、ドレイン・ソース拡散層３及び絶縁
膜４を有している。５は半導体基板である。第２図は第
１図に示した本発明の形成方法を示したものである。従
来技術により（ａ）図の様に平板な半導体基板にＭＯＳ
ＦＥＴを形成後ドレイン・ソース拡散層が充分シャロー
ジヤンクションになる様に（ｂ）の様にＭＯＳＦＥＴ形
成領域部分に溝を形成する。次に従来技術によリ（ｃ）
図の様にゲート絶縁膜及びゲート部を形成する。以上の
構造を有する本発明の実施例１のＭＯＳＦＥＴはシャロ
ージヤンクショントランジスタ構造を有する為、高速ス
ウィッチング特性を有する。
第３図は本発明の実施例２の縦断面図である。
従来技術により（ａ）図の様に平板な半導体基板にＭＯ
ＳＦＥＴを形成後、ドレイン・ソース拡散層領域の一部
に溝を形成する事によりドレイン・ソース拡散層の一部
を削除する０以上の方法により形成した本発明の実施例
２のＭＯＳＦＥＴは（ｂ）図に示す様にドレイン・ソー
ス拡散層の接合容量の小さいＭＯ３ＦＥＴ構造を有する
。この実施例では、従来技術の形成方法に溝形成の一工
程を追加するだけで、ドレイン・ソース拡散層の接合容
量を減らし高速スウィッチング特性を有するＭＯＳＦＥ
Ｔを得る事ができるため、形成方法が容易で工程増が少
なくてすむ利点がある。
ＳＦＥＴを形成後、ドレイン・ソース拡散層領域の一部
に溝を形成する事によりドレイン・ソース拡散層の一部
を削除する０以上の方法により形成した本発明の実施例
２のＭＯＳＦＥＴは（ｂ）図に示す様にドレイン・ソー
ス拡散層の接合容量の小さいＭＯ３ＦＥＴ構造を有する
。この実施例では、従来技術の形成方法に溝形成の一工
程を追加するだけで、ドレイン・ソース拡散層の接合容
量を減らし高速スウィッチング特性を有するＭＯＳＦＥ
Ｔを得る事ができるため、形成方法が容易で工程増が少
なくてすむ利点がある。
以上説明したように本発明は半導体基板内に形成された
溝内にＭＯＳＦＥＴの少なくとも一部分を形成する事に
より、ドレイン・ソース拡散層の接合容量を減少し、Ｍ
ＯＳＦＥＴのスウィッチング特性の高速化ができる効果
がある。
溝内にＭＯＳＦＥＴの少なくとも一部分を形成する事に
より、ドレイン・ソース拡散層の接合容量を減少し、Ｍ
ＯＳＦＥＴのスウィッチング特性の高速化ができる効果
がある。
第１図は本発明の実施例１の縦断面図、第２図（ａ）
、 （ｂ） 、 （ｃ）は第１図で示した実施例１の形
成方法を示す縦断面図、第３図（ａ） 、 （ｂ）は本
発明の実施例２の形成方法を示す縦断面図であり、第３
図（ｂ）は本発明の実施例２の構造もあわせて示す。第
４図は従来のＭＯＳＦＥＴの縦断面図である。 １・・・・・・溝、２・・・・・・ゲート部、３・・・
・・・ドレイン・ソース拡散層、４・・・・・・ゲート
絶縁膜、５・・・・・・半導体基板。 代理人 弁理士 内 原 置 方１回 ′５３回 第４図
、 （ｂ） 、 （ｃ）は第１図で示した実施例１の形
成方法を示す縦断面図、第３図（ａ） 、 （ｂ）は本
発明の実施例２の形成方法を示す縦断面図であり、第３
図（ｂ）は本発明の実施例２の構造もあわせて示す。第
４図は従来のＭＯＳＦＥＴの縦断面図である。 １・・・・・・溝、２・・・・・・ゲート部、３・・・
・・・ドレイン・ソース拡散層、４・・・・・・ゲート
絶縁膜、５・・・・・・半導体基板。 代理人 弁理士 内 原 置 方１回 ′５３回 第４図
Claims (1)
- ＭＯＳ型半導体装置において、ＭＯＳＦＥＴの少なく
とも一部分が半導体基板内に形成された溝内に形成され
ている事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9051788A JPH01261868A (ja) | 1988-04-12 | 1988-04-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9051788A JPH01261868A (ja) | 1988-04-12 | 1988-04-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01261868A true JPH01261868A (ja) | 1989-10-18 |
Family
ID=14000648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9051788A Pending JPH01261868A (ja) | 1988-04-12 | 1988-04-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01261868A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434715B1 (ko) * | 1997-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체소자및그제조방법 |
-
1988
- 1988-04-12 JP JP9051788A patent/JPH01261868A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434715B1 (ko) * | 1997-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체소자및그제조방법 |
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