JPH0350743A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0350743A JPH0350743A JP18668189A JP18668189A JPH0350743A JP H0350743 A JPH0350743 A JP H0350743A JP 18668189 A JP18668189 A JP 18668189A JP 18668189 A JP18668189 A JP 18668189A JP H0350743 A JPH0350743 A JP H0350743A
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- Japan
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- source
- drain
- insulating film
- gate
- substrate
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- Pending
Links
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- 239000012535 impurity Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 abstract description 17
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- 229910052710 silicon Inorganic materials 0.000 abstract description 6
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Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータのスイッチング素子等として
用いられる絶縁ゲート型電界効果トランジスタ（以下、
ＭＯＳＦＥＴと略す）に関する。
用いられる絶縁ゲート型電界効果トランジスタ（以下、
ＭＯＳＦＥＴと略す）に関する。
この発明は、ソース領域及びドレイン領域の下側に絶縁
ＷＸＮを設けることにより、基板とソース・ドレイン間
の接合容量の低減化を実現し、またチャネル領域直下の
半導体層の不純物濃度を高くすることにより、耐短チヤ
ネル特性を向上し、高速動作５高集積化を可能とするＭ
ＯＳＦＥＴに関する。
ＷＸＮを設けることにより、基板とソース・ドレイン間
の接合容量の低減化を実現し、またチャネル領域直下の
半導体層の不純物濃度を高くすることにより、耐短チヤ
ネル特性を向上し、高速動作５高集積化を可能とするＭ
ＯＳＦＥＴに関する。
ＭＯＳ Ｆ Ｆ、Ｔの高性能化・高信鎖性化をすすめる
うえで微細化技術は不可欠である。ＭＯＳＦＥＴの微細
化において現在直面している問題として短チヤネル効果
がある。これは微細化に伴ってチャネル長が減少するこ
とにより、第２図に示すようにゲート側に伸びた空乏層
がドレイン側空乏層として寄与するため結果的にトラン
ジスタのしきい電圧の低下を招くものである。
うえで微細化技術は不可欠である。ＭＯＳＦＥＴの微細
化において現在直面している問題として短チヤネル効果
がある。これは微細化に伴ってチャネル長が減少するこ
とにより、第２図に示すようにゲート側に伸びた空乏層
がドレイン側空乏層として寄与するため結果的にトラン
ジスタのしきい電圧の低下を招くものである。
この短チヤネル効果を防ぐ対策として、＋ｉｌゲート絶
縁膜直下の半導体層の不純物濃度を高くする（１１）ソ
ース・ドレイン拡散層の深さＸｊを浅くし、実効的な横
方向の拡散深さｙｊを小さくすることが考えられ、従来
は第２図で示すようなＬ［）Ｄ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造が試みられてきた。
縁膜直下の半導体層の不純物濃度を高くする（１１）ソ
ース・ドレイン拡散層の深さＸｊを浅くし、実効的な横
方向の拡散深さｙｊを小さくすることが考えられ、従来
は第２図で示すようなＬ［）Ｄ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造が試みられてきた。
しかしながら、上記従来の方法は必ずしも満足のいくも
のではなく、次のような問題点を有している。例えばＬ
ＤＤ構造はイオン注入法を用いて形成されるが、現在イ
オン注入法の深さ方向の制御精度は、Ａ３の場合０．１
庫が限界であり、０．１−以下の加工精度でＬＤＤ構造
を設けることは不可能であった。また短チヤネル効果以
外にも微細化に伴う問題として、ランチアップがあり、
これを防止するための手段として、基板の抵抗を下げる
ために不純物濃度の高い基板を用いている。しかしなが
ら、この場合には基板とソース・ドレインとの間の接合
容量が増大するため、結果的にはトランジスタの動特性
が低下するという問題があった。
のではなく、次のような問題点を有している。例えばＬ
ＤＤ構造はイオン注入法を用いて形成されるが、現在イ
オン注入法の深さ方向の制御精度は、Ａ３の場合０．１
庫が限界であり、０．１−以下の加工精度でＬＤＤ構造
を設けることは不可能であった。また短チヤネル効果以
外にも微細化に伴う問題として、ランチアップがあり、
これを防止するための手段として、基板の抵抗を下げる
ために不純物濃度の高い基板を用いている。しかしなが
ら、この場合には基板とソース・ドレインとの間の接合
容量が増大するため、結果的にはトランジスタの動特性
が低下するという問題があった。
この発明は、上記従来の方法の欠点を解決するために、
以下のような手段を講じている。まず第１の短チヤネル
効果を防ぐために第１図に示すように、ゲート直下にお
ける半導体層の表面側の不純物濃度を下げ、基板側を高
くしている。この構造を実現するために、本発明では０
．１−以下の膜厚制御精度を有し、かつ低温で単結晶を
形成することのできる分子線エピタキシャル成長法（Ｍ
ＢＥ）あるいは分子層エピタキシャル成長法（ＭＬＥ）
を用いている。
以下のような手段を講じている。まず第１の短チヤネル
効果を防ぐために第１図に示すように、ゲート直下にお
ける半導体層の表面側の不純物濃度を下げ、基板側を高
くしている。この構造を実現するために、本発明では０
．１−以下の膜厚制御精度を有し、かつ低温で単結晶を
形成することのできる分子線エピタキシャル成長法（Ｍ
ＢＥ）あるいは分子層エピタキシャル成長法（ＭＬＥ）
を用いている。
第２の基板１とソース７、ドレイン８との間の接合容量
を低減化するために、本発明では第１図に示すようにソ
ース領域とドレイン領域の下側に絶縁膜層を設けた構造
としている。この構造を実現するために本発明では、横
方向エピタキシャル成長を利用し酸化膜上に半導体層を
形成したのち、ソース７、ドレイン８両領域を形成する
、という方法を採用している。
を低減化するために、本発明では第１図に示すようにソ
ース領域とドレイン領域の下側に絶縁膜層を設けた構造
としている。この構造を実現するために本発明では、横
方向エピタキシャル成長を利用し酸化膜上に半導体層を
形成したのち、ソース７、ドレイン８両領域を形成する
、という方法を採用している。
ソース・ドレイン両領域間の半導体層の表面近傍以外の
不純物濃度が高いため、キャリア移動度の低下を少なく
し、かつ、短チヤネル効果が抑制される。またソース・
ドレイン両領域と基板との間の接合容量が大幅に低減で
き、動特性が向上する。
不純物濃度が高いため、キャリア移動度の低下を少なく
し、かつ、短チヤネル効果が抑制される。またソース・
ドレイン両領域と基板との間の接合容量が大幅に低減で
き、動特性が向上する。
以下にこの発明の実施例を第１図及び第３図（ａｌ〜（
Ｃ）を用いて説明する。第３図ｆａｌにおいて、Ｐ型シ
リコン基板ｌの上に絶縁膜２を設けてパターニングする
。次に第３図ｆｂｌにおいて分子層エピタキシャル成長
法を用いてＰｏのエピタキシャル成長１１１３を形成し
、引き続きＰ−のエピタキシャル成長１’５ｎ４を形成
している。このあと第３図（Ｃ１においてゲート絶縁１
ＩＩ５及びゲート６を形成した後にイオン注入法を用い
てソース７とドレイン８が形成される。以上の工程によ
り製造されたＭＯＳＦＥＴの構造断面図が第１図に示さ
れている。第１図において特徴的な点は、まず第１にＰ
型シリコン基板１とソース７、Ｐ型シリコン基板１とド
レイン８との間に各々絶縁膜２が設けられている点であ
る。これによりＰ型シリコン基板１とソース７との接合
容量及びＰ型シリコン基板１とドレイン８との接合容量
が大幅に減少している。第１図における第２の特徴は、
ソース７とドレイン８との間の半導体層が不純物濃度の
高いエピタキシャル成長層Ｉ３と不純物濃度の低いエピ
タキシャル成長層■４とから成る点である。この発明の
一実施例においては、エピタキシャル成長層Ｉ３の厚さ
が例えば約２５００人、エピタキシャル成長層■４の厚
さが例えば約７００ 人となっており、チャネル直下の
不純物濃度が高く、ドレイン側からチャネル側への空乏
層の伸びが抑制されるため、短チヤネル効果が起こりに
くい構造となっている。
Ｃ）を用いて説明する。第３図ｆａｌにおいて、Ｐ型シ
リコン基板ｌの上に絶縁膜２を設けてパターニングする
。次に第３図ｆｂｌにおいて分子層エピタキシャル成長
法を用いてＰｏのエピタキシャル成長１１１３を形成し
、引き続きＰ−のエピタキシャル成長１’５ｎ４を形成
している。このあと第３図（Ｃ１においてゲート絶縁１
ＩＩ５及びゲート６を形成した後にイオン注入法を用い
てソース７とドレイン８が形成される。以上の工程によ
り製造されたＭＯＳＦＥＴの構造断面図が第１図に示さ
れている。第１図において特徴的な点は、まず第１にＰ
型シリコン基板１とソース７、Ｐ型シリコン基板１とド
レイン８との間に各々絶縁膜２が設けられている点であ
る。これによりＰ型シリコン基板１とソース７との接合
容量及びＰ型シリコン基板１とドレイン８との接合容量
が大幅に減少している。第１図における第２の特徴は、
ソース７とドレイン８との間の半導体層が不純物濃度の
高いエピタキシャル成長層Ｉ３と不純物濃度の低いエピ
タキシャル成長層■４とから成る点である。この発明の
一実施例においては、エピタキシャル成長層Ｉ３の厚さ
が例えば約２５００人、エピタキシャル成長層■４の厚
さが例えば約７００ 人となっており、チャネル直下の
不純物濃度が高く、ドレイン側からチャネル側への空乏
層の伸びが抑制されるため、短チヤネル効果が起こりに
くい構造となっている。
以上説明したように、この発明によりソース３、ドレイ
ン４と基板１との間の接合容量は大幅に減少するため、
トランジスタの動特性が向上し、また耐短チヤネル特性
の優れたＭＯＳ Ｆ ＥＴが実現できる。
ン４と基板１との間の接合容量は大幅に減少するため、
トランジスタの動特性が向上し、また耐短チヤネル特性
の優れたＭＯＳ Ｆ ＥＴが実現できる。
第１図は本発明の半導体装置の一実施例を示す構造断面
図、第２図は従来のＬＤＤ構造を有するＭＯＳＦＥＴの
構造断面図、第３図（ａｌ 〜（Ｃ１は本発明の半導体
装置の製造工程の一例を示す製造工程順断面図である。 半導体基板 絶縁膜 エピタキシャル成長Ｊｉ［ エピタキシャル成長層■ ゲート絶縁膜 ゲート ソース ドレイン 以上
図、第２図は従来のＬＤＤ構造を有するＭＯＳＦＥＴの
構造断面図、第３図（ａｌ 〜（Ｃ１は本発明の半導体
装置の製造工程の一例を示す製造工程順断面図である。 半導体基板 絶縁膜 エピタキシャル成長Ｊｉ［ エピタキシャル成長層■ ゲート絶縁膜 ゲート ソース ドレイン 以上
Claims (2)
- （１）ソース・ドレイン両領域間にゲート絶縁膜を介し
てゲートが設けられ、ゲートの直下における半導体層が
ソース・ドレイン両領域の導電型と逆の導電型を有する
半導体装置において、ソース・ドレイン領域の下側に絶
縁膜層を設けたことを特徴とする半導体装置。 - （２）ゲートの直下における前記半導体層の不純物濃度
がゲート絶縁膜から離れるにつれて高くなっていること
を特徴とする請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18668189A JPH0350743A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
| EP19900910930 EP0436038A4 (en) | 1989-07-14 | 1990-07-11 | Semiconductor device and method of producing the same |
| PCT/JP1990/000889 WO1991001569A1 (fr) | 1989-07-14 | 1990-07-11 | Dispositif a semi-conducteurs et procede de production |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18668189A JPH0350743A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350743A true JPH0350743A (ja) | 1991-03-05 |
Family
ID=16192780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18668189A Pending JPH0350743A (ja) | 1989-07-14 | 1989-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338697A (en) * | 1989-12-01 | 1994-08-16 | Seiko Instruments Inc. | Doping method of barrier region in semiconductor device |
| US5532185A (en) * | 1991-03-27 | 1996-07-02 | Seiko Instruments Inc. | Impurity doping method with adsorbed diffusion source |
-
1989
- 1989-07-18 JP JP18668189A patent/JPH0350743A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338697A (en) * | 1989-12-01 | 1994-08-16 | Seiko Instruments Inc. | Doping method of barrier region in semiconductor device |
| US5532185A (en) * | 1991-03-27 | 1996-07-02 | Seiko Instruments Inc. | Impurity doping method with adsorbed diffusion source |
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