JPS6365554A - デ−タ転送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＭＯＳ型集積回路におけるあるレジスタから
他のレジスタへのデータ転送方法に関するものである。

（従来の技術） 従来、このような分野の技術としては、例えば第２図、
第３図及び第４図のようなものがあった。以下、その構
成を説明する。

第２図は従来のｎビットマイクロコンピュータ式集積回
路の一構成例を示すブロック図である。

この集積回路は、中央処理装置（以下、ＣＰｕという）
１、ｎピッ）ＸＸバイトの随時書込み読出しメモリ（以
下、ＲＡＭという）２、及びｎビットのテンポラリレジ
スタ（一時レジスタ）３を有し、それらがｎ本のデータ
線よりなる双方向性のデータバス４により相互に接続さ
れている。

ＣＰｔ１１は、集積回路全体を制御するもので、ＲＡＭ
２に対する読出し信号出力端子Ｒ［ｌと書込み信号出力
端子ＷＲ、テンポラリレジスタ３に対する書込み信号出
力端子ＴにＳＴと読出し信号出力端子Ｔ）ｌＥＮ、及び
データバス４に接続されたｎビットデータの入出力端子
■１０１を有している。ＲＡＭ２はｎビットのデータを
格納するもので、ＣＰＵＩの端子ＲＤに接続された読出
し信号入力端子ＥＮ２、ＣＰＵ　１の端子畦に接続され
た書込み信号入力端子ＳＴ２、及びデータバス４に接続
されたｎビットデータの入出力端子工１０２を有すると
共に、Ｘ個のｎビットレジスタ２−１．２−２・・・を
備え。

それらの各レジスタ２−１．２−２・・・のアドレス信
号入力端子ＥＮ２−１．ＥＮ２−２・・・にはＸ本のア
ドレス線Ａ１〜ＡＸからなる単方向性のアドレスバス５
が接続されている。

また、テンポラリレジスタ３は、ＲＡＭ　Ｚ内のデータ
を一時的に保持するもので、ｃｐｕｉの端子ＴＭＳＴに
接続された書込み信号入力端子ＳＴ３、ＣＰＵＩの端子
ＴＭＥＮに接続された読出し信号入力端子ＥＮ３、及び
データバス４に接続されたｎビットデータの入出力端子
工１０３を有している。

第３図はｎビット構成の第２図の回路における１ビツト
分だけを示す構成ブロック図である。　　ＲＡＭ２はＸ
個の１ビットレジスタ素子２−１１．２−２１・・・を
有し、それらの各レジスタ素子２−１１．２−２１・・
・にはアドレス信号入力端子ＥＮ２−１１．ＥＮ２−２
１・・・がそれぞれ設けられている。このＲＡＭ　２の
入出力端子工１０２と、１ビツト分のテンポラリレジス
タ素子３−１の入出力端子ｌ１０３とは、データバス４
中の１本のデータ線４−１に接続されている。

第４図は第２図における１ビツトのデータ転送時のタイ
ミングチャートである。この図を参照しつつ、　ＲＡＭ
２におけるレジスタ素子２−１に格納された１ビツトデ
ータを他のレジスタ素子２−２へ転送する方法について
説明する。

先ず、アドレスバス５中のアドレスｉＡ１だけがＨレベ
ルになると（第４図■）、ＲＡＭ　Ｚ内におけるレジス
タ素子２＝１１の端子ＥＮ２−１１がＨレベルになる。

次いでｃｐｕｉの読出し信号出力端子ＲＤがＨレベルに
なると（第４図■）、ＲＡＭ２はレジスタ素子２−１の
データを、第４図の黒点とその移動方向矢印で示すよう
に、入出力端子ｌ１０２を通してデータ線４−１へ出力
する（第４図■）、ＣＰＵＩの書込み信号出力端子ＴＭ
ＳＴがＨレベルになると（第４図■）、データ線４−１
上に出力されているレジスタ素子２−１１のデータがテ
ンポラリレジスタ素子３−１へ格納される（第４図■）
、ｃｐｕｉの端子ＴＭＳＴがＬレベルになった後（第４
図■）、端子ＲＤがＬレベルになる（第４図■）、ここ
で、データ線４−１は他の回路から絶縁状態となる（第
４図０）。

次に、アドレスバス５においてアドレス線ＡＩ＝Ｈレベ
ルからアドレス線Ａ２＝Ｈレベルへと切り替る（第４図
■）、ＲＡＭＺ内ではレジスタ素子２−２の端子ＥＮ２
−２がＨレベルになり、そのレジスタ素子２−２が入出
力可能になる。ＣＰＵＩの読出し信号出力端子子ＨＥＮ
がＨレベルになると（第４図■）、テンポラリレジスタ
素子３−１は格納した１ビツトのデータを入出力端子ｌ
１０３からデータ線４−１へと出力する（第４図［株］
）、ＣＰＵＩの書込み信号出力端子ＷＲがＨレベルにな
ると（第４図０）、ＲＡＭ　２はデータ線４−１上のデ
ータを入出力端子ｌ１０２より入力し、レジスタ素子２
−２へ格納する（第４図■）、その後、ＣＰＩＪ　１の
端子−ＲはＬレベルになり（第４図［相］）、続いて端
子ＴＨＥＮがＬレベルになると（第４図■）、データ線
４−１は他の回路から絶縁状態となり（第４図ｏ）、レ
ジスタ素子２−１１から２−２１への１ビツトデータの
転送が終了する。このようにしてｎビットのデータがレ
ジスタ２−１から２−２へ順次転送されていく。

（発明が解決しようとする問題点） しかしながら、上記のデータ転送方法では、ＲＡＭ２中
の例えばレジスタ２−１からレジスタ２−２へデータを
転送する場合、そのデータをテンポラリレジスタ３に一
時保持させることが必要となるため、そのテンポラリレ
ジスタ３に対する書込みおよび読出し制御が必要となっ
て制御手順が複雑化すると共に、制御信号数の増大によ
り回路数が多くなるという問題点があった。

本発明は前記従来技術が持っていた問題点として、制御
手順の複雑化、制御信号数の増大による回路規模の大型
化の点について解決したデータ転送方法を提供するもの
である。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、第１のレジスタ
に格納されたｎビットデータをデータバスを介して第２
のレジスタへ転送するデータ転送方法において、ＮＯ８
型集積回路で構成された浮遊容量を有するデータバスを
用い、読出し信号により、アドレス信号で選択された前
記第１のレジスタにおける複数ビットの格納データを前
記データバス上へ読出して前記浮遊容量へ一時保持させ
、次いで、書込み信号により、前記浮遊容量に保持され
たデータを、前記アドレス信号で選択された前記第２の
レジスタへ書込むようにしたものである。

（作　用） 本発明によれば、以上のようにデータ転送方法を構成し
たので、データバスの浮遊容量はそのデータバス上に出
力された第１のレジスタのデータを一時保持し、第２の
レジスタの選択時にその第２のレジスタへ保持データを
転送するように働く、これにより従来のテンポラリレジ
スタを省略できるばかりか、そのテンポラリレジスタに
対する制御信号も不要となる。従って前記問題点を除去
できるのである。

（実施例） 第１図は本発明の一実施例を示すｎビットマイクロコン
ピュータ式ＭＯ９型集積回路の構成ブロック図である。

この集積回路は集積回路全体を制御するｃｐｔｔｏ　、
及びそのＣＰｔＴ１１で制御されるｎビット×Ｘバイト
のＲＡＭ１２を有し、それらがｎ本のデータ線よりなる
双方向性のデータバス１３により相互に接続され、さら
にそのＲＡＭ　１２に、Ｘ木のアドレス線ＡＩ−ＡＸか
らなる単方向性のアドレスバス１５が接続されている。

ＣＰＵ　１１は、　ＲＡＭ１２に対する読出し信号出力
端子ＲＤと書込み信号出力端子ＷＲ１及びデータバス１
４に接続されたｎビットデータの入出力端子Ｉ　１０１
１を有し、　ＲＡＭ１２に対するデータ読出時には端子
ＲＤをＨレベルに、データ書込時には端子ＷＲＩＨレベ
ルにして転送命令実行の過程を制御する機能を有してい
る。このＣＰＵ　ｌ　１は、端子ＲＤと−Ｒを同時にＨ
レベルにせず、また転送命令実行中は入出力端子Ｉ　１
０１１をハイインピーダンス状態にしてデータバス１４
に対するデータの入出力を禁止する。

ＲＡＭ１２は、ｎビットのデータを格納するもので、Ｃ
ＰＵＩＩの端子ＲＤにｖｉ続された読出し信号入力端子
ＥＮ１２．　　ＣＰＵＩＩの端子りＲに接続された書込
み信号入力端子５Ｔ１２、及びデータバス１３に接続さ
れたｎビットデータの入出力端子Ｉ　１０１２を有する
と共に、Ｘ個のｎビットレジスタ１２−１．１２−２・
・・を備え、それらの各レジスタ１２−１．１２−２・
・・のアドレス信号入力端子ＥＮ１２−１．ＥＨ１１−
２・・・にはアドレスバス１５中の各アドレス線Ａ１〜
ＡＸがそれぞれ接続されている。ここで、各アドレス線
Ａｌ−ＡＸは２本以上が同時にＨレベルになることはな
く、さらにそのアドレス線Ａ１〜ＡＸのうちの１つがＨ
レベルになることにより、それに接続されたレジスタが
入出力可能状５Ｂになる。そしてＲＡＭ１２は、端子Ｅ
Ｎ１２にＨレベルが入力された時、Ｈレベルのアドレス
線によって選択されたレジスタの内容を入出力端子Ｉ　
１０１２へ出力し、また端子５Ｔ１２にＨレベルが入力
された時、端子ＥＮ１２がＬレベルとなるために入出力
端子Ｉ　１０１２をハイインピーダンス状態にすると共
に、その入出力端子Ｉ　１０１２からデータを入力し、
Ｈレベルのアドレス線によって選択されたレジスタへデ
ータを格納する機能を有する。

データバス１４を構成する各データ線には、浮遊容量１
４Ｃがそれぞれ存在する。この浮遊容量１４Ｇは、デー
タバス１４の配線容量、及びそのデータバス１４に接続
されたＭＯＳトランジスタの入出力容量等であり、　Ｎ
Ｏ９型集積回路の構造上、必然的に存在する。

第５図はｎビット構成の第１図の回路における１ビット
分だけを示す構成ブロック図である。

ＲＡＭ１２はＸ個の１ビ＝ｉ　トレジスタ素子１２−１
１゜１２−２１・・・を有し、それらの各レジスタ素子
１２−１１゜１２−２１・・・にはアドレス信号入力端
子ＥＮ１２−１１．ＥＨ１１−２１・・・がそれぞれ設
けられている。このＲＡＭ１２の入出力端子Ｉ　１０１
２には、データバス１４における浮遊容量１４Ｇ−１を
有する１本のデータ線１４−１に接続されている。

第６図は第５図における１ビツトのデータ転送時のタイ
ミングチャートである。この図を参照しつつ、ＲＡＭ１
２におけるレジスタ素子１２−１１に格納された１ビツ
トデータを他のレジスタ素子１２−２１へ転送する方法
について説明する。

先ず、アドレスバス１５のうち、アドレス線ＡＩだけが
Ｈレベルになる（第６図■）、ＲＡＭ１２内ではレジス
タ素子１２−１１の端子ＥＮ１２−１１がＨレベルにな
るので、そのレジスタ素子１２−１１が入出力可能にな
る０次いでＣＰＵＩＩの端子ＲＤがＨレベルになり（第
６図■）、　ＲＡ旧２はそのレジスタ素子１２−１１の
１ビツトデータを第６図の黒点矢印で示すように入出力
端子Ｉ　１０１２からデータ線１４−１へ出力する（第
６図■）、レジスタ素子１２−１１のデータがＨレベル
であれば、浮遊容量１４０−１がチャージされ、Ｌレベ
ルであればディスチャージされるから、それによってデ
ータ線１４−１上にデータを保存できる。

ｃｐｕｉｘの端子ＲＤはアドレス＆！Ａ１がＬレベルに
なる前にＬレベルになる（第６図■）、アドレス線Ａ１
がＬレベルになって替ってアドレス線Ａ２がＨレベルに
なると、　ＲＡＭ１２内で入出力可能なレジスタ素子は
１２−１１から１２−２１へと切り替る（第６図■）、
ＣＰＵ１１の端子ＷＲがＨレベルになると（第６図■）
、　ＲＡＭ１２はデータ線１４−１に保持されていたレ
ジスタ素子１２−１１の１ビツトデータを入力し、レジ
スタ素子１２−２１に格納する（第６図■）、この際、
第６図の■〜■に示すように、端子ＲＤがＬレベルにな
ってからレジスタ素子１２−２１にデータが格納される
までの間、そのデータは浮遊容量がチャージされている
か否かによって保持されているから、端子ＷＲはそのデ
ータが消去する前にＨレベルになる必要がある。端子１
１１Ｒはアドレス線Ａ２がＬレベルになる前にＬレベル
になり（第６図■）、レジスタ素子１２−１１から１２
−２１へのデータ転送が終了する。このようにしてｎビ
ットのデータがレジスタ１２−１から１２−２へ順次転
送されていく。

本実施例では、例えばレジスタ１２−１から１２−２へ
ｎビットのデータを転送する際に、データバス１４の浮
遊容量１４Ｇ−１を従来のテンポラリレジスタの代りに
用いたので、そのテンポラリレジスタに対する制御が不
要となってデータ転送の制御手順が簡単になると共に、
制御信号数の減少により、回路数が少なくなって集積回
路化の際にチップ面積を縮小できる。

なお、上記実施例において、ＣＰＵＩＩを他の制御回路
で構成したり、あるいはＲＡＭ１２を他のメ冬りで構成
する等１種々の変形が可使である。

（発明の効果） 以上詳細に説明したように本発明によれば、データバス
の浮遊容量を用いてそのデータバス上のデータを一時保
持するようにしたので、従来のようなテンポラリレジス
タに対する制御手順を省略でき、それによって制御手順
の簡単化と、制御信号数の減少による回路規模の小型化
が計れる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＮＯＳ型集積回路の構
成ブロック図、第２図は従来の集積回路の構成ブロック
図、第３図は第２図の１ビツト構成図、第４図は第３図
のデータ転送時のタイミングチャート、第５図は第１図
の１ビツト構成図、第６図は第５図のデータ転送時のタ
イミングチャートである。 １１・・・・・・ＣＰＵ　、　１２・・・・・・ＲＡＭ
　、１２−１．１２−２・・・・・・レジスタ、　１２
−１１．１２−２１・・・・・・レジスタ素子、１４・
・・・・・データバス、１４−１・・・・・・データ線
、１４０，１４０−１・・・・・・浮遊容量、１５・・
・・・・アドレスバス、Ａ１〜ＡＸ・・・・・・アドレ
ス線。 出願人代理人　　　柿　　本　　恭　　成第３図

Claims (1)

1. 【特許請求の範囲】 ＭＯＳ型集積回路で構成された第１と第２のレジスタ、
   および浮遊容量を有するデータバスを用い、 読出し信号により、アドレス信号で選択された前記第１
   のレジスタにおける複数ビットの格納データを前記デー
   タバス上へ読出して前記浮遊容量へ一時保持させ、 次いで書込み信号により、前記浮遊容量に保持されたデ
   ータを、前記アドレス信号で選択された前記第２のレジ
   スタへ書込むことを特徴とするデータ転送方法。