JPH01303760A - アクティブマトリクス基板およびその製造方法 - Google Patents
アクティブマトリクス基板およびその製造方法Info
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- JPH01303760A JPH01303760A JP63132678A JP13267888A JPH01303760A JP H01303760 A JPH01303760 A JP H01303760A JP 63132678 A JP63132678 A JP 63132678A JP 13267888 A JP13267888 A JP 13267888A JP H01303760 A JPH01303760 A JP H01303760A
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- film
- electrode
- metal film
- semiconductor layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリクス基板とその製造方法に
係り、特に、製造歩留り向上、および、素子ばらつきの
低減に好適なアクティブマトリクス基板とその製造方法
に関する。
係り、特に、製造歩留り向上、および、素子ばらつきの
低減に好適なアクティブマトリクス基板とその製造方法
に関する。
近年、ＯＡ機器のホ形化、軽量化が進むにつれて、ブラ
ウン管に代わるデイスプレィとして、液晶デイスプレィ
の要求が高まっている。特に、非晶質シリコン薄膜トラ
ンジスタをスイッチング素子として用いたアクティブマ
トリクス（ＡｃｔｉｖｅＭａｔｒｉｘ）基板（以下、Ａ
ＭＸ基板と略記する。）は、クロストーク現象等の欠陥
がないため、注目されている。
ウン管に代わるデイスプレィとして、液晶デイスプレィ
の要求が高まっている。特に、非晶質シリコン薄膜トラ
ンジスタをスイッチング素子として用いたアクティブマ
トリクス（ＡｃｔｉｖｅＭａｔｒｉｘ）基板（以下、Ａ
ＭＸ基板と略記する。）は、クロストーク現象等の欠陥
がないため、注目されている。
このＡＭＸ基板は、第３図に示すように、大別して、薄
膜トランジスタ１３（実線円内の部分）、走査線１１、
信号線１２および画素電極７により構成されている。ま
た、ＡＭＸ基板の断面構造は、たとえばジャパン・デイ
スプレィ′８３、第３５６頁〜３５９頁（１９８３年）
［ＪＡＰＡＮ ＤＩＳＰＬＡＹ ’８３ ｐｐ３５
６〜３５９ （１９８３） ］で論じられているように
、第４図に示す構造を有している。
膜トランジスタ１３（実線円内の部分）、走査線１１、
信号線１２および画素電極７により構成されている。ま
た、ＡＭＸ基板の断面構造は、たとえばジャパン・デイ
スプレィ′８３、第３５６頁〜３５９頁（１９８３年）
［ＪＡＰＡＮ ＤＩＳＰＬＡＹ ’８３ ｐｐ３５
６〜３５９ （１９８３） ］で論じられているように
、第４図に示す構造を有している。
同図に示すＡＭＸ基板は、
■ 絶縁基板１上に、Ｃｒ、 Ａ１等の膜、または、こ
れらの重ね膜によって形成されるゲート電極２゜■ 上
記絶縁基板１およびゲート電極２上に設けられるゲート
絶縁膜３、および、半導体層４゜■ 少なくとも半導体
層４上の一部と重なり合う、Ｃｒ等の高融点金属膜１４
、および、Ａ１等の低抵抗金属からなる金属膜９の重ね
膜によって形成され、チャネル部ｃｈを介して対向する
ソース電極５およびドレイン電極６゜ ■ ソース電極５上の一部と重なり合う、ＩＴＯ（Ｉｎ
ｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）等の透明導電膜により
形成される画素電極７゜ からなっている。
れらの重ね膜によって形成されるゲート電極２゜■ 上
記絶縁基板１およびゲート電極２上に設けられるゲート
絶縁膜３、および、半導体層４゜■ 少なくとも半導体
層４上の一部と重なり合う、Ｃｒ等の高融点金属膜１４
、および、Ａ１等の低抵抗金属からなる金属膜９の重ね
膜によって形成され、チャネル部ｃｈを介して対向する
ソース電極５およびドレイン電極６゜ ■ ソース電極５上の一部と重なり合う、ＩＴＯ（Ｉｎ
ｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）等の透明導電膜により
形成される画素電極７゜ からなっている。
また、上記アクティブマトリクス基板は、第５図に示す
工程によって製造されていた。すなわち、次の（ａ）〜
（ｅ）の工程により製造されている。
工程によって製造されていた。すなわち、次の（ａ）〜
（ｅ）の工程により製造されている。
（ａ） 少なくとも表面が絶縁物から成る基板（ガラ
ス、石英等）１上に、Ｃｒ、 Ａ１等の膜、または、こ
れらの重ね膜により走査線となるゲート電極２を形成す
る工程。
ス、石英等）１上に、Ｃｒ、 Ａ１等の膜、または、こ
れらの重ね膜により走査線となるゲート電極２を形成す
る工程。
（ｂ） （ａ）により得た試料上に、ゲート絶縁膜３
、半導体層４を順次堆積する工程。
、半導体層４を順次堆積する工程。
（ｃ） 上記（ｂ）により形成した半導体層４を島状
に形成する工程。
に形成する工程。
（ｄ） （ｃ）により得た試料上に、Ｃｒ等の高融点
金属膜１４、および、Ａ１等の低抵抗金属からなる金属
膜９の重ね膜を形成すると共に、エツチングによりチャ
ネル部ｃｈを形成して、ソース電極５、および、信号線
となるドレイン電極６を形成する工程。
金属膜１４、および、Ａ１等の低抵抗金属からなる金属
膜９の重ね膜を形成すると共に、エツチングによりチャ
ネル部ｃｈを形成して、ソース電極５、および、信号線
となるドレイン電極６を形成する工程。
（ｅ） （ｄ）により得た試料上にＩＴＯ等の透明導
電膜によりソース電極５の一部と重なり合う画素電極７
を形成する工程から成る工程。
電膜によりソース電極５の一部と重なり合う画素電極７
を形成する工程から成る工程。
しかしながら、第５図に示す工程により、第４図に示す
構造のＡＭＸ基板を製造した場合、ソース電極段差部Ｓ
での画素電極の断線が発生しやすｂ）。
構造のＡＭＸ基板を製造した場合、ソース電極段差部Ｓ
での画素電極の断線が発生しやすｂ）。
また１画素電極となるＩＴＯは、ウェットエッチング時
に残渣が発生しやすいのと同時に、ＩＴ○残渣を除去す
るためにエツチング時間を延長すると、サイドエッチ量
が加速度的に増大するため、ソース、ドレイン電極間の
ＩＴＯ残渣による薄膜トランジスタのオフ電流増加や１
画素電極の断線、パターン不良が発生しやすい。このた
め、素子特性のばらつきや、ＡＭＸ基板の製造歩留りの
低下により、製造コスト高になるという問題点があった
。
に残渣が発生しやすいのと同時に、ＩＴ○残渣を除去す
るためにエツチング時間を延長すると、サイドエッチ量
が加速度的に増大するため、ソース、ドレイン電極間の
ＩＴＯ残渣による薄膜トランジスタのオフ電流増加や１
画素電極の断線、パターン不良が発生しやすい。このた
め、素子特性のばらつきや、ＡＭＸ基板の製造歩留りの
低下により、製造コスト高になるという問題点があった
。
本発明の目的は、上記従来の技術にみられたソース電極
段差部での画素電極の断線や、チャネル部におけるＩＴ
Ｏ残渣による素子特性劣化の問題を解決し、製造歩留り
の高いＡＭＸ基板を提供することにある。
段差部での画素電極の断線や、チャネル部におけるＩＴ
Ｏ残渣による素子特性劣化の問題を解決し、製造歩留り
の高いＡＭＸ基板を提供することにある。
本発明者らの研究の結果、上記目的は、少なくとも表面
が絶縁物からなる基板上に形成したゲート電極と、この
上に設けたゲート絶縁膜と、このゲート絶縁膜上に設け
た半導体層と、少なくとも一部がこの半導体層の一部と
重なり合うと共に、対向するように設けられたソース電
極およびドレイン電極とを有して構成される薄膜トラン
ジスタをスイッチング素子とし、ゲート電極を走査線に
、ドレイン電極を信号線に、ソース電極を画素電極に接
続してなるアクティブマトリクス基板において、上記薄
膜トランジスタのソース電極とドレイン電極を、半導体
層側から、高融点金属膜、透明導電膜および金属膜を順
次積層した構造としたことにより達成される。
が絶縁物からなる基板上に形成したゲート電極と、この
上に設けたゲート絶縁膜と、このゲート絶縁膜上に設け
た半導体層と、少なくとも一部がこの半導体層の一部と
重なり合うと共に、対向するように設けられたソース電
極およびドレイン電極とを有して構成される薄膜トラン
ジスタをスイッチング素子とし、ゲート電極を走査線に
、ドレイン電極を信号線に、ソース電極を画素電極に接
続してなるアクティブマトリクス基板において、上記薄
膜トランジスタのソース電極とドレイン電極を、半導体
層側から、高融点金属膜、透明導電膜および金属膜を順
次積層した構造としたことにより達成される。
本発明において、好ましくは、上記透明電極を。
上記高融点金属膜の対向間隔より広い間隔で対向させて
設ける。すなわち、ソース電極、ドレイン電極のチャネ
ル側の一部を高融点金属−低抵抗金属コンタクトとする
。
設ける。すなわち、ソース電極、ドレイン電極のチャネ
ル側の一部を高融点金属−低抵抗金属コンタクトとする
。
また、本発明は、好ましくは、ソース電極側の半導体層
によって生ずる段差を、上記透明電極膜と、上記低抵抗
の金属膜を構成する少なくとも１層の膜との２層以上の
膜からなる多層膜により被覆する。すなわち、ソース電
極と画素電極間段差部を、下層から透明導電膜、金属膜
の構造とするとともに、半導体層表面をソース・ドレイ
ン電極の下層膜となる高融点金属膜で覆い、画素電極、
信号線を形成した後、チャネル部を形成する。
によって生ずる段差を、上記透明電極膜と、上記低抵抗
の金属膜を構成する少なくとも１層の膜との２層以上の
膜からなる多層膜により被覆する。すなわち、ソース電
極と画素電極間段差部を、下層から透明導電膜、金属膜
の構造とするとともに、半導体層表面をソース・ドレイ
ン電極の下層膜となる高融点金属膜で覆い、画素電極、
信号線を形成した後、チャネル部を形成する。
上記ソース電極およびドレイン電極を構成する低抵抗の
金属膜としては、アルミニウム膜または遷移金属を添加
したアルミニウム膜の少なくとも１層を設けて構成する
ことが好ましい。もっとも、これらの膜を重ねて２層と
してもよく、また、Ｃｒ等の膜を重ねて２層以上の膜と
してもよい。
金属膜としては、アルミニウム膜または遷移金属を添加
したアルミニウム膜の少なくとも１層を設けて構成する
ことが好ましい。もっとも、これらの膜を重ねて２層と
してもよく、また、Ｃｒ等の膜を重ねて２層以上の膜と
してもよい。
また、上記ソース電極およびドレイン電極を構成する高
融点金属膜は、 Ｃｒ、 Ｔｉ、 Ｍｏ、 Ｎｉ、 Ｔ
ａ、 Ｈｆ。
融点金属膜は、 Ｃｒ、 Ｔｉ、 Ｍｏ、 Ｎｉ、 Ｔ
ａ、 Ｈｆ。
Ｎｂ、Ｉｌｌまたはこれらのシリサイド化合物からなる
１層または２層以上よりなる膜により構成することが好
ましい。例えば、Ｃｒとシリサイド化合物との２層によ
り形成する。
１層または２層以上よりなる膜により構成することが好
ましい。例えば、Ｃｒとシリサイド化合物との２層によ
り形成する。
上記ソース電極とドレイン電極を構成する透明導電膜は
、上記画素電極を構成する透明導電膜と同一の膜として
設けることが好ましい。もちろん、同一でない膜として
もよい。この透明導電膜としては、例えば、ＩＴＯ膜が
挙げられる。
、上記画素電極を構成する透明導電膜と同一の膜として
設けることが好ましい。もちろん、同一でない膜として
もよい。この透明導電膜としては、例えば、ＩＴＯ膜が
挙げられる。
本発明のＡＭＸ基板は１次の（ａ）〜（ｅ）の工程によ
り製造することができる。
り製造することができる。
（ａ）少なくとも表面が絶縁物からなる基板上に、ゲー
ト電極と走査線を形成する工程。
ト電極と走査線を形成する工程。
（ｂ）上記（ａ）工程を経た基板上に、ゲート絶縁膜と
、半導体層と、該半導体層表面を保護すると共に、ソー
ス・ドレイン電極の一部となる高融点金属膜とを順次形
成する工程。
、半導体層と、該半導体層表面を保護すると共に、ソー
ス・ドレイン電極の一部となる高融点金属膜とを順次形
成する工程。
（ｃ）上記（ｂ）工程で形成した半導体層と、高融点金
属膜とを島状に加工する工程。
属膜とを島状に加工する工程。
（ｄ）上記（ｃ）工程を経た基板上に、透明電極と、画
素電極とを形成する工程。
素電極とを形成する工程。
（ｅ）上記（ｄ）工程を経た基板の高融点金属膜にチャ
ネルを形成すると共に、画素電極と接するソース電極と
、信号線と接続するドレイン電極とを構成する金属膜を
形成する工程。
ネルを形成すると共に、画素電極と接するソース電極と
、信号線と接続するドレイン電極とを構成する金属膜を
形成する工程。
上記のように構成される本発明は、半導体層表面を高融
点金属膜で被覆した状態で、半導体層の加工、画素電極
形成、ドレイン電極となる信号線の形成を行っているの
で、これらの工程中におけるチャネル部の汚染がないた
め、素子特性の劣化や特性バラツキがない。また、ソー
ス電極と画素電極間の段差は、透明導電膜とソース電極
の金属膜の２層によりカバーされるための断線がない。
点金属膜で被覆した状態で、半導体層の加工、画素電極
形成、ドレイン電極となる信号線の形成を行っているの
で、これらの工程中におけるチャネル部の汚染がないた
め、素子特性の劣化や特性バラツキがない。また、ソー
ス電極と画素電極間の段差は、透明導電膜とソース電極
の金属膜の２層によりカバーされるための断線がない。
以下、本発明の一実施例を第１図および第２図を参照し
て説明する。
て説明する。
第１図は本発明によるＡＭＸ基板の一実施例の構造を示
した図である。同図に示す実施例のＡＭＸ基板は、絶縁
基板１上に、Ｃｒ、 Ａ１等の膜、または、これらの重
ね膜よりなり、走査線となるゲート電極２と、この上に
設けられたゲート絶縁膜３と、ゲート絶縁膜３上に設け
られた半導体層４と。
した図である。同図に示す実施例のＡＭＸ基板は、絶縁
基板１上に、Ｃｒ、 Ａ１等の膜、または、これらの重
ね膜よりなり、走査線となるゲート電極２と、この上に
設けられたゲート絶縁膜３と、ゲート絶縁膜３上に設け
られた半導体層４と。
これらの上に設けられた半導体層の一部と重なり合うソ
ース電極５と、信号線となるドレイン電極６と、ソース
電極５の一部と重なり合うＩＴＯ等の透明導電膜から成
る画素電極７とを備えて構成される。
ース電極５と、信号線となるドレイン電極６と、ソース
電極５の一部と重なり合うＩＴＯ等の透明導電膜から成
る画素電極７とを備えて構成される。
ソース電極５およびドレイン電極６は、下層から高融点
金属膜８．透明導電膜１４、低抵抗の金属膜９の３層構
造を有しており、かつ、第１図において破線円内に示す
ように、チャネル部ｃｈ側の一部を高融点金属−低抵抗
金属コンタクト１０をとっている。
金属膜８．透明導電膜１４、低抵抗の金属膜９の３層構
造を有しており、かつ、第１図において破線円内に示す
ように、チャネル部ｃｈ側の一部を高融点金属−低抵抗
金属コンタクト１０をとっている。
このため、ＩＴＯ等の透明導電膜をソース電極５やドレ
イン電極６に介在させた場合に発生する。
イン電極６に介在させた場合に発生する。
薄膜トランジスタのオン電流低下が防止できる。
また、ソース電極５の段差部Ｓを透明導電膜１４と金属
膜９の２層でカバーしているので、ソース電極６段差部
Ｓでの画素電極７の断線を生じない。
膜９の２層でカバーしているので、ソース電極６段差部
Ｓでの画素電極７の断線を生じない。
第２図に本発明によるＡＭＸ基板の製造方法の各工程に
おける状態を示す。
おける状態を示す。
本発明のＡＭＸ基板は、第２図に示す（ａ）〜（ｅ）の
状態と対応する下記（ａ）〜（ｅ）の工程により製造す
ることができる。
状態と対応する下記（ａ）〜（ｅ）の工程により製造す
ることができる。
（ａ）少なくとも表面が絶縁物から成る基板１上にＣｒ
やＡ１等の膜、または、これらの重ね膜により走査線と
なるゲート電極２を形成する工程。
やＡ１等の膜、または、これらの重ね膜により走査線と
なるゲート電極２を形成する工程。
（ｂ） （ａ）で得た試料上に、ゲート絶縁膜３およ
び半導体層４、ソース電極５とドレイン電極６の一部と
なり、かつ、半導体層表面を保護する高融点金属膜８を
形成する工程。
び半導体層４、ソース電極５とドレイン電極６の一部と
なり、かつ、半導体層表面を保護する高融点金属膜８を
形成する工程。
（ｃ）半導体層４と高融点金属膜８を島状に加工する工
程。
程。
（ｄ） （ｃ）で得た試料の上に、透明導電膜１４によ
りソース電極５、ドレイン電極６の一部と、画素電極７
を形成する工程。
りソース電極５、ドレイン電極６の一部と、画素電極７
を形成する工程。
（ｅ）上記（ｄ）工程を経た基板１の高融点金属膜８に
チャネル部ｃｈを形成すると共に、低抵抗の金属膜９に
より、画素電極７と接するソース電極５と、信号線と接
続するドレイン電極６とを形成する工程。
チャネル部ｃｈを形成すると共に、低抵抗の金属膜９に
より、画素電極７と接するソース電極５と、信号線と接
続するドレイン電極６とを形成する工程。
本実施例のＡＭＸ基板は、上記した（ａ）〜（ｅ）の工
程により形成される。この製造に際し、上記（ｂ）から
（ｃ）までで明らかなように、半導体層４が高融点金属
膜８により保護されているので、画素電極７となるＩＴ
Ｏを加工する際に発生しやすいＩＴＯ残渣が、ソース電
極Ｓ、ドレイン電極６間のチャネル部ｃｈに残留するこ
とによって発生する、薄膜トランジスタのオフ電流増加
がない。
程により形成される。この製造に際し、上記（ｂ）から
（ｃ）までで明らかなように、半導体層４が高融点金属
膜８により保護されているので、画素電極７となるＩＴ
Ｏを加工する際に発生しやすいＩＴＯ残渣が、ソース電
極Ｓ、ドレイン電極６間のチャネル部ｃｈに残留するこ
とによって発生する、薄膜トランジスタのオフ電流増加
がない。
上記実施例は、本発明の一実施例に過ぎず、本発明は、
他の態様でも実施することができる。例えば、ゲート電
極、高融点金属膜、金属膜等を、適宜の材料を選定して
形成することができ、また、多層構造とすることができ
る。
他の態様でも実施することができる。例えば、ゲート電
極、高融点金属膜、金属膜等を、適宜の材料を選定して
形成することができ、また、多層構造とすることができ
る。
上記実施例を含めて、種々の態様について、発明者等は
、ＡＭＸ基板およびその製造方法において、上記本発明
を適用することにより、素子特性の劣化やばらつき、お
よび、ソース電極段差部における画素電極の断線がなく
、良好な歩留りでＡＭＸ基板を製造することができると
いう結果を得た。
、ＡＭＸ基板およびその製造方法において、上記本発明
を適用することにより、素子特性の劣化やばらつき、お
よび、ソース電極段差部における画素電極の断線がなく
、良好な歩留りでＡＭＸ基板を製造することができると
いう結果を得た。
本発明によれば、半導体層表面を高融点金属膜で保護し
ているため、画素電極となるＩＴＯがチャネル部に残留
するために発生する薄膜トランジスタのオフ電流増加が
ない。また、ソース電極段差を、画素電極となる透明導
電膜とソース電極の一部でカバーすることにより画素電
極の断線がない。従って、ＡＭＸ基板の製造歩留りを向
上させる効果がある。
ているため、画素電極となるＩＴＯがチャネル部に残留
するために発生する薄膜トランジスタのオフ電流増加が
ない。また、ソース電極段差を、画素電極となる透明導
電膜とソース電極の一部でカバーすることにより画素電
極の断線がない。従って、ＡＭＸ基板の製造歩留りを向
上させる効果がある。
第１図は本発明の一実施例であるＡＭＸ基板の構造を模
式的に示す断面図、第２図は本発明の一実施例であるＡ
ＭＸ基板の製造工程を模式的に示す断面図、第３図はＡ
ＭＸ基板の要部を示す平面図、第４図は従来のＡＭＸ基
板の構造を模式的に示す断面図、第５図は従来のＡＭＸ
基板の製造工程を模式的に示す断面図である。 １・・・基板、２・・ゲート電極、３・・・ゲート絶縁
膜。 ４・・・半導体層、５・・・ソース電極、６・・・ドレ
イン電極、７・・・画素電極、８・・・高融点金属膜、
９・・・低抵抗金属膜、１０・・・高融点金属−低抵抗
金属コンタクト、１１・・・走査線、１２・・・信号線
、１３・・・薄膜トランジスタ、１４・・・透明導電膜
。 塙 １ の ３・−り一一ト卆色オも耳炎 ８“−一劉
ｈｋ某／欽濯ら緘／２ ７−・亘素電施 ／ノ −−，１灸勇１」 ／２・−・傷↑！＃東 ／３ ・薄８灸トラシヅスフ １−・・基板 ２−・・ す′−Ｆ電士九 ３−・ ケ°゛−ト犀色ネ欠膜 ４−−・ 午】４蓼ニブ１ ５−・−ソーλ電極 に −・・ ｒレイ〉肴ごＪｈ ７−・豆量ｔ＆ 躬 ５閃 ４・・・手籐体４
式的に示す断面図、第２図は本発明の一実施例であるＡ
ＭＸ基板の製造工程を模式的に示す断面図、第３図はＡ
ＭＸ基板の要部を示す平面図、第４図は従来のＡＭＸ基
板の構造を模式的に示す断面図、第５図は従来のＡＭＸ
基板の製造工程を模式的に示す断面図である。 １・・・基板、２・・ゲート電極、３・・・ゲート絶縁
膜。 ４・・・半導体層、５・・・ソース電極、６・・・ドレ
イン電極、７・・・画素電極、８・・・高融点金属膜、
９・・・低抵抗金属膜、１０・・・高融点金属−低抵抗
金属コンタクト、１１・・・走査線、１２・・・信号線
、１３・・・薄膜トランジスタ、１４・・・透明導電膜
。 塙 １ の ３・−り一一ト卆色オも耳炎 ８“−一劉
ｈｋ某／欽濯ら緘／２ ７−・亘素電施 ／ノ −−，１灸勇１」 ／２・−・傷↑！＃東 ／３ ・薄８灸トラシヅスフ １−・・基板 ２−・・ す′−Ｆ電士九 ３−・ ケ°゛−ト犀色ネ欠膜 ４−−・ 午】４蓼ニブ１ ５−・−ソーλ電極 に −・・ ｒレイ〉肴ごＪｈ ７−・豆量ｔ＆ 躬 ５閃 ４・・・手籐体４
Claims (1)
- 【特許請求の範囲】 １、少なくとも表面が絶縁物からなる基板上に形成した
ゲート電極と、この上に設けたゲート絶縁膜と、このゲ
ート絶縁膜上に設けた半導体層と、少なくとも一部がこ
の半導体層の一部と重なり合うと共に、対向するように
設けられたソース電極およびドレイン電極とを有して構
成される薄膜トランジスタをスイッチング素子とし、ゲ
ート電極を走査線に、ドレイン電極を信号線に、ソース
電極を画素電極に接続してなるアクティブマトリクス基
板において、 上記薄膜トランジスタのソース電極とドレイン電極を、
半導体層側から、高融点金属膜、透明導電膜および金属
膜を順次積層した構造としたことを特徴とするアクティ
ブマトリクス基板。 ２、上記ソース電極およびドレイン電極を構成する金属
膜が、アルミニウム膜または遷移金属を添加したアルミ
ニウム膜の少なくとも１層を有して形成される請求項１
記載のアクティブマトリクス基板。 ３、上記ソース電極およびドレイン電極を構成する高融
点金属膜が、Ｃｒ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｈｆ、Ｎ
ｂ、Ｗまたはこれらのシリサイド化合物からなる１層ま
たは２層以上よりなる請求項１または２記載のアクティ
ブマトリクス基板。 ４、上記透明電極を、上記高融点金属膜の対向間隔より
広い間隔で対向させて設けた請求項１、２または３記載
のアクティブマトリクス基板。 ５、ソース電極側の半導体層によって生ずる段差を、上
記透明電極膜と、上記金属膜を構成する少なくとも１層
の膜との２層以上の膜からなる多層膜により被覆した請
求項１、２、３または４記載のアクティブマトリクス基
板。 ６、上記ソース電極とドレイン電極を構成する透明導電
膜を、上記画素電極を構成する透明導電膜と同一の膜と
して設けた請求項１、２、３、４または５記載のアクテ
ィブマトリクス基板。 ７、下記（ａ）〜（ｅ）の工程からなることを特徴とす
る請求項１、２、３、４、５または６記載のアクティブ
マトリクス基板の製造方法。 （ａ）少なくとも表面が絶縁物からなる基板上に、ゲー
ト電極と走査線を形成する工程。 （ｂ）上記（ａ）工程を経た基板上に、ゲート絶縁膜と
、半導体層と、該半導体層表面を保護すると共に、ソー
ス・ドレイン電極の一部となる高融点金属膜とを順次形
成する工程。 （ｃ）上記（ｂ）工程で形成した半導体層と、高融点金
属膜とを島状に加工する工程。 （ｄ）上記（ｃ）工程を経た基板上に、透明電極と、画
素電極とを形成する工程。 （ｅ）上記（ｄ）工程を経た基板の高融点金属膜にチャ
ネルを形成すると共に、画素電極と接するソース電極と
、信号線と接続するドレイン電極とを構成する金属膜を
形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132678A JPH01303760A (ja) | 1988-06-01 | 1988-06-01 | アクティブマトリクス基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132678A JPH01303760A (ja) | 1988-06-01 | 1988-06-01 | アクティブマトリクス基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303760A true JPH01303760A (ja) | 1989-12-07 |
Family
ID=15086950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63132678A Pending JPH01303760A (ja) | 1988-06-01 | 1988-06-01 | アクティブマトリクス基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278928A (ja) * | 1991-03-07 | 1992-10-05 | Sharp Corp | アクティブマトリクス基板 |
-
1988
- 1988-06-01 JP JP63132678A patent/JPH01303760A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278928A (ja) * | 1991-03-07 | 1992-10-05 | Sharp Corp | アクティブマトリクス基板 |
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