JPH01309365A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH01309365A JPH01309365A JP63140883A JP14088388A JPH01309365A JP H01309365 A JPH01309365 A JP H01309365A JP 63140883 A JP63140883 A JP 63140883A JP 14088388 A JP14088388 A JP 14088388A JP H01309365 A JPH01309365 A JP H01309365A
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- resistance element
- resistor
- value
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、抵抗値が小さくかっ、精度の
必要な抵抗素子に関する。
必要な抵抗素子に関する。
従来、バイポーラ集積回路に於ては、抵抗素子は、拡散
抵抗で構成されるか、又は薄膜抵抗で構成されていた。
抵抗で構成されるか、又は薄膜抵抗で構成されていた。
上述した従来の集積回路は、集積回路内に構成された抵
抗素子が拡散抵抗で構成された場合、製造上バラツキが
大きく、又抵抗精度をあわせ込むトリミングが出来ない
という欠点がある。又、薄膜抵抗で構成された場合、精
度が良く抵抗値の小さい抵抗素子を得るには面積が大き
くなるという欠点がある。
抗素子が拡散抵抗で構成された場合、製造上バラツキが
大きく、又抵抗精度をあわせ込むトリミングが出来ない
という欠点がある。又、薄膜抵抗で構成された場合、精
度が良く抵抗値の小さい抵抗素子を得るには面積が大き
くなるという欠点がある。
抵抗素子の薄膜抵抗の構成を第２図に示す。抵抗素子７
の抵抗値Ｒｃは、抵抗長ＬＣ，抵抗幅Ｗｅ及び面積抵抗
率ρｓｃより Ｒｃ＝ｐ ｓ ｃ−Ｌｃ／Ｗｃ ＝＝（１）である例
えば抵抗値Ｒｃ＝１００Ω２面積抵抗率ρｓｃ＝ １．
５ ＫΩ／口及び抵抗長Ｌｃ＝３０μｍ （抵抗長Ｌｃ
は配線８，９の間隔に制限があり、あまり短く出来ない
）とすると抵抗幅Ｗｃは上記条件と（１）式より Ｗ ｃ ＝ １．５ ＫΩＸ３０μｍ１５０Ω＝９００
μｍ・・・・・・（２） 故に、面積ＬＣ−ＷＣ＝２７０００μポ・・・・・・（
３）となる 〔課題を解決するための手段〕 本発明の集積回路は、集積回路内に構成される抵抗素子
に於いて、第１の抵抗素子と第２の抵抗素子が並列に接
続され、該第１の抵抗素子が拡散抵抗で形成され、該第
２の抵抗素子が薄膜抵抗で形成されている。
の抵抗値Ｒｃは、抵抗長ＬＣ，抵抗幅Ｗｅ及び面積抵抗
率ρｓｃより Ｒｃ＝ｐ ｓ ｃ−Ｌｃ／Ｗｃ ＝＝（１）である例
えば抵抗値Ｒｃ＝１００Ω２面積抵抗率ρｓｃ＝ １．
５ ＫΩ／口及び抵抗長Ｌｃ＝３０μｍ （抵抗長Ｌｃ
は配線８，９の間隔に制限があり、あまり短く出来ない
）とすると抵抗幅Ｗｃは上記条件と（１）式より Ｗ ｃ ＝ １．５ ＫΩＸ３０μｍ１５０Ω＝９００
μｍ・・・・・・（２） 故に、面積ＬＣ−ＷＣ＝２７０００μポ・・・・・・（
３）となる 〔課題を解決するための手段〕 本発明の集積回路は、集積回路内に構成される抵抗素子
に於いて、第１の抵抗素子と第２の抵抗素子が並列に接
続され、該第１の抵抗素子が拡散抵抗で形成され、該第
２の抵抗素子が薄膜抵抗で形成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す構成図である。
図中、ｌは第１の抵抗素子で拡散抵抗で形成され、Ｌａ
は第１の抵抗素子の抵抗長、Ｗａは第１の抵抗素子の抵
抗幅、５，６は第１の抵抗素子のコンタクト、２は第２
の抵抗素子で薄膜抵抗で形成され、Ｌｂは第２の抵抗素
子の抵抗長、ｗｂは第２の抵抗素子の抵抗幅、５，６は
配線で抵抗体を構成している。第１の抵抗素子１と第２
の抵抗素子２が並列に接続され構成された抵抗体なＲ１
第１の抵抗素子１をＲａ及び第２の抵抗素子２をＲｂと
すると Ｒ＝Ｒａ ＸＲｂ／ （Ｒａ＋Ｒｂ） ・−・（４）
故にＲｂ＝ＲＸＲａ／（Ｒａ−Ｒ）”・（５）となる第
１の抵抗素子１は拡散抵抗で形成されている為、±３０
％の製造上のバラツキをもつ、又第２の抵抗素子２は薄
膜抵抗で形成されている為、±１０％の製造上のバラツ
キをもつ。ここで、このバラツキの最悪条件を考慮に入
れ、倒えば（４）′式のＲ＝５０Ω、Ｒａ＝８０Ωとし
た時、上記第１の抵抗素子１のバラツキでプラス側最悪
値３０％を考えると抵抗素子Ｒｂは となる。
は第１の抵抗素子の抵抗長、Ｗａは第１の抵抗素子の抵
抗幅、５，６は第１の抵抗素子のコンタクト、２は第２
の抵抗素子で薄膜抵抗で形成され、Ｌｂは第２の抵抗素
子の抵抗長、ｗｂは第２の抵抗素子の抵抗幅、５，６は
配線で抵抗体を構成している。第１の抵抗素子１と第２
の抵抗素子２が並列に接続され構成された抵抗体なＲ１
第１の抵抗素子１をＲａ及び第２の抵抗素子２をＲｂと
すると Ｒ＝Ｒａ ＸＲｂ／ （Ｒａ＋Ｒｂ） ・−・（４）
故にＲｂ＝ＲＸＲａ／（Ｒａ−Ｒ）”・（５）となる第
１の抵抗素子１は拡散抵抗で形成されている為、±３０
％の製造上のバラツキをもつ、又第２の抵抗素子２は薄
膜抵抗で形成されている為、±１０％の製造上のバラツ
キをもつ。ここで、このバラツキの最悪条件を考慮に入
れ、倒えば（４）′式のＲ＝５０Ω、Ｒａ＝８０Ωとし
た時、上記第１の抵抗素子１のバラツキでプラス側最悪
値３０％を考えると抵抗素子Ｒｂは となる。
又、バラツキのマイナス側最悪値３０％を考えると抵抗
素子Ｒｂは となる。第２の抵抗素子２は薄膜抵抗で形成されている
為、抵抗精度をあわせ込むトリミングが出来る。このと
きの抵抗値は大きくなる方向に変化する。
素子Ｒｂは となる。第２の抵抗素子２は薄膜抵抗で形成されている
為、抵抗精度をあわせ込むトリミングが出来る。このと
きの抵抗値は大きくなる方向に変化する。
上記の特徴により（６）、 （７）に於いて小ざい抵抗
値（６）をＲｂの値に設定すれば、プラス側のバラツキ
についても精度の良い所望の値を得ることができる。又
、第２の抵抗素子のバラツキの最悪値を考えるとプラス
側最悪値１０％については（６）式よりＲｂ ｘ １．
１ ＝ ９６．３ 故に Ｒｂ＝９６．３／１．１＝８７．５ ＣＯ３・・
・・・・（８）マイナス側最悪値１０％についても（６
）式よりＲｂ Ｘ ０．９ ＝ ９６．３ 故に Ｒｂ＝９６．３１０．９＝ １０７ ＣＯ３・・
・・・・（９）（８）、 （９）式と抵抗精度をあわせ
込むトリミングの特徴から（８）式のＲｂ＝８７．５（
Ω〕以下にすると第１の抵抗素子及び第２の抵抗素子２
のどのようなバラツキについても、抵抗精度をあわせ込
むトリミングを行なう事により所望の値を得ることが出
来る。
値（６）をＲｂの値に設定すれば、プラス側のバラツキ
についても精度の良い所望の値を得ることができる。又
、第２の抵抗素子のバラツキの最悪値を考えるとプラス
側最悪値１０％については（６）式よりＲｂ ｘ １．
１ ＝ ９６．３ 故に Ｒｂ＝９６．３／１．１＝８７．５ ＣＯ３・・
・・・・（８）マイナス側最悪値１０％についても（６
）式よりＲｂ Ｘ ０．９ ＝ ９６．３ 故に Ｒｂ＝９６．３１０．９＝ １０７ ＣＯ３・・
・・・・（９）（８）、 （９）式と抵抗精度をあわせ
込むトリミングの特徴から（８）式のＲｂ＝８７．５（
Ω〕以下にすると第１の抵抗素子及び第２の抵抗素子２
のどのようなバラツキについても、抵抗精度をあわせ込
むトリミングを行なう事により所望の値を得ることが出
来る。
又、面積に於いて、例えば上記の様に設計値を５０Ωと
し、精度を向上させる為精度良くあわせ込むトリミング
を行なうという条件で第１の抵抗素子のＲａ＝８０Ω、
第２の抵抗素子２のＲｂ＝８７．５Ωとすると第１の抵
抗素子１の抵抗値Ｒａは抵抗長Ｌａ、抵抗幅Ｗａ及び面
積抵抗率ρｓａより Ｒａ＝ρｓ ａ−Ｌａ／Ｗａ−ＧＯ）であるここで面積
抵抗率ρ５ａ＝１６０Ω／口及び抵抗長Ｌａ＝３０μｍ
とすると、抵抗幅Ｗａは上記条件と００式より Ｗａ＝１６０Ω×３０μｍ／８０Ω＝６０．ｕｍ・・・
・・・αＤ 故に面積Ｌａ−Ｗａ＝１８００μポ・・・・・・＠とな
る。
し、精度を向上させる為精度良くあわせ込むトリミング
を行なうという条件で第１の抵抗素子のＲａ＝８０Ω、
第２の抵抗素子２のＲｂ＝８７．５Ωとすると第１の抵
抗素子１の抵抗値Ｒａは抵抗長Ｌａ、抵抗幅Ｗａ及び面
積抵抗率ρｓａより Ｒａ＝ρｓ ａ−Ｌａ／Ｗａ−ＧＯ）であるここで面積
抵抗率ρ５ａ＝１６０Ω／口及び抵抗長Ｌａ＝３０μｍ
とすると、抵抗幅Ｗａは上記条件と００式より Ｗａ＝１６０Ω×３０μｍ／８０Ω＝６０．ｕｍ・・・
・・・αＤ 故に面積Ｌａ−Ｗａ＝１８００μポ・・・・・・＠とな
る。
そして第２の抵抗素子２の抵抗値Ｒｂは抵抗長Ｌｂ、抵
抗幅ｗｂ及び面積抵抗率ρｓｂよりＲｂ ＝ ｐ ｓ
ｂ−Ｌ ｂ ／Ｗｂ−０３であるここで面積抵抗率ρ５
ｂ＝１．５にΩ／口及び抵抗長Ｌｂ＝３０μｍとすると
、抵抗幅ｗｂは上記条件と０９式より Ｗｂ＝１．５にΩｘ３０μｍ／８７．５Ω＃ ５１５
μｍ・・・・・・α◇ 故に、面積Ｌｂ−Ｗｂ＝１５４５０μｍｌ・・・・・・
０５）となる。又、第１の抵抗素子１と第２の抵抗素子
の間隔ｐ１を２０μｍとし、上記設定条件より配線５．
６の間隔１２は３０μｍとなり、第１の抵抗素子１と第
２の抵抗素子２の間の面積はｊ２＋・ｊｈ＝２０μｍＸ
３０μｍ＝６００μｒｒｆ・・・・・・００となる。
抗幅ｗｂ及び面積抵抗率ρｓｂよりＲｂ ＝ ｐ ｓ
ｂ−Ｌ ｂ ／Ｗｂ−０３であるここで面積抵抗率ρ５
ｂ＝１．５にΩ／口及び抵抗長Ｌｂ＝３０μｍとすると
、抵抗幅ｗｂは上記条件と０９式より Ｗｂ＝１．５にΩｘ３０μｍ／８７．５Ω＃ ５１５
μｍ・・・・・・α◇ 故に、面積Ｌｂ−Ｗｂ＝１５４５０μｍｌ・・・・・・
０５）となる。又、第１の抵抗素子１と第２の抵抗素子
の間隔ｐ１を２０μｍとし、上記設定条件より配線５．
６の間隔１２は３０μｍとなり、第１の抵抗素子１と第
２の抵抗素子２の間の面積はｊ２＋・ｊｈ＝２０μｍＸ
３０μｍ＝６００μｒｒｆ・・・・・・００となる。
故に第１の抵抗素子１と第２の抵抗素子２が並列に接続
され構成された抵抗体Ｒの面積はＱ２＋＋（Ｉω＋００
より 抵抗体Ｒの面積＝１８００μが＋１５４５０μポ＋６０
０μｍ１＝１７８５０μポ・・・・・・ＯＤとなる。
され構成された抵抗体Ｒの面積はＱ２＋＋（Ｉω＋００
より 抵抗体Ｒの面積＝１８００μが＋１５４５０μポ＋６０
０μｍ１＝１７８５０μポ・・・・・・ＯＤとなる。
以上の結果より設計値５０Ωの抵抗体を構成する時、従
来例に比べ本発明の抵抗体の面積はαの÷（３）より 抵抗体Ｒの面積／Ｌｃ−Ｗｃ＝１７８５０μｒｒ！／２
７０００μポ＝０．６６ となり面積は従来例に比べ０．６６に縮少できる。
来例に比べ本発明の抵抗体の面積はαの÷（３）より 抵抗体Ｒの面積／Ｌｃ−Ｗｃ＝１７８５０μｒｒ！／２
７０００μポ＝０．６６ となり面積は従来例に比べ０．６６に縮少できる。
尚、上記例として従来例の抵抗長と同一の長さとしたが
マスクレイアウト上のスペースにより抵抗長Ｌａ及びＬ
ｂは決定する事が出来る。
マスクレイアウト上のスペースにより抵抗長Ｌａ及びＬ
ｂは決定する事が出来る。
又、抵抗値が小さく相対精度が必要な時はより有効的で
ある。
ある。
以上説明したように本発明は、集積回路内に構成される
抵抗素子に於いて、第１の抵抗素子と第２の抵抗素子が
並列に接続され、該第１の抵抗素子が拡散抵抗で形成さ
れ、該第２の抵抗素子が薄膜抵抗で形成されていること
により、小さい抵抗値が精度が良く、又、面積を減少さ
せることができる効果がある。
抵抗素子に於いて、第１の抵抗素子と第２の抵抗素子が
並列に接続され、該第１の抵抗素子が拡散抵抗で形成さ
れ、該第２の抵抗素子が薄膜抵抗で形成されていること
により、小さい抵抗値が精度が良く、又、面積を減少さ
せることができる効果がある。
第１図は本発明の一実施例を示す抵抗素子の構成図であ
る。第２図は従来例を示す抵抗素子の構成図である。 １・・・・・・第１の抵抗素子、２・・・・・・第２の
抵抗素子、３．４・・・・・・コンタクＩ−，５，６，
８，９・・・・・・配線、７・・・・・・抵抗素子。 代理人 弁理士 内 原 音
る。第２図は従来例を示す抵抗素子の構成図である。 １・・・・・・第１の抵抗素子、２・・・・・・第２の
抵抗素子、３．４・・・・・・コンタクＩ−，５，６，
８，９・・・・・・配線、７・・・・・・抵抗素子。 代理人 弁理士 内 原 音
Claims (1)
- 集積回路内に構成される抵抗素子に於いて、第１の抵
抗素子と第２の抵抗素子が並列に接続され、該第１の抵
抗素子が拡散抵抗で形成され、該第２の抵抗素子が薄膜
抵抗で形成されることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140883A JPH01309365A (ja) | 1988-06-07 | 1988-06-07 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140883A JPH01309365A (ja) | 1988-06-07 | 1988-06-07 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01309365A true JPH01309365A (ja) | 1989-12-13 |
Family
ID=15278988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140883A Pending JPH01309365A (ja) | 1988-06-07 | 1988-06-07 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01309365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0534872A1 (fr) * | 1991-09-26 | 1993-03-31 | STMicroelectronics S.A. | Résistance de précision et procédé de fabrication |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128651A (ja) * | 1983-12-15 | 1985-07-09 | Fujitsu Ltd | 半導体装置 |
| JPS62234363A (ja) * | 1986-04-04 | 1987-10-14 | Fuji Electric Co Ltd | 半導体集積回路 |
-
1988
- 1988-06-07 JP JP63140883A patent/JPH01309365A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128651A (ja) * | 1983-12-15 | 1985-07-09 | Fujitsu Ltd | 半導体装置 |
| JPS62234363A (ja) * | 1986-04-04 | 1987-10-14 | Fuji Electric Co Ltd | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0534872A1 (fr) * | 1991-09-26 | 1993-03-31 | STMicroelectronics S.A. | Résistance de précision et procédé de fabrication |
| FR2681978A1 (fr) * | 1991-09-26 | 1993-04-02 | Sgs Thomson Microelectronics | Resistance de precision et procede de fabrication. |
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