JPH043461A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH043461A JPH043461A JP10384890A JP10384890A JPH043461A JP H043461 A JPH043461 A JP H043461A JP 10384890 A JP10384890 A JP 10384890A JP 10384890 A JP10384890 A JP 10384890A JP H043461 A JPH043461 A JP H043461A
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- JP
- Japan
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- resistor
- semiconductor integrated
- resistance value
- integrated circuit
- parallel
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000010586 diagram Methods 0.000 description 9
- 239000010409 thin film Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の抵抗素子に関し、特に面積抵
抗率の異なる抵抗体で形成される抵抗素子に関する。
抗率の異なる抵抗体で形成される抵抗素子に関する。
従来、半導体集積回路の抵抗素子は抵抗材料として薄膜
または拡散層を用いて構成される。薄膜抵抗は製造プロ
セスが簡単でコンタクトを介さず配線されている。また
、加工精度が良く、面積抵抗率が高いため高精度な高抵
抗値が得られる。
または拡散層を用いて構成される。薄膜抵抗は製造プロ
セスが簡単でコンタクトを介さず配線されている。また
、加工精度が良く、面積抵抗率が高いため高精度な高抵
抗値が得られる。
拡散抵抗に於いては、加工精度が悪い反面、面積抵抗率
が低いので、精度を必要としない所の低抵抗にはパター
ン設計上少ないチップ占有面積で良い。第１図は、従来
の薄膜抵抗を用いた半導体集積回路の抵抗素子を示す図
であって、製造プロセスのコンタクトを介さず配線２に
直接第１の抵抗体１（薄膜抵抗）が接続されている。
が低いので、精度を必要としない所の低抵抗にはパター
ン設計上少ないチップ占有面積で良い。第１図は、従来
の薄膜抵抗を用いた半導体集積回路の抵抗素子を示す図
であって、製造プロセスのコンタクトを介さず配線２に
直接第１の抵抗体１（薄膜抵抗）が接続されている。
半導体集積回路のパターン設計では、抵抗値Ｒは抵抗長
ｐ、抵抗幅Ｗ、および面積抵抗率ρＳにより算出され、
次式で表される。
ｐ、抵抗幅Ｗ、および面積抵抗率ρＳにより算出され、
次式で表される。
Ｒ＝ρ、−・・・・・・（１）
（１）式から明らかなように、面積抵抗率ρＳより小さ
な抵抗値Ｒを必要とする場合には抵抗幅Ｗを大きくする
必要があり、第１図に示すようなパターン設計となる。
な抵抗値Ｒを必要とする場合には抵抗幅Ｗを大きくする
必要があり、第１図に示すようなパターン設計となる。
第２図は高い面積抵抗率ρｓ１をもつ前記第１の抵抗体
１の抵抗幅Ｗを小さくしながらも、低い面積抵抗率ρ、
２をもつ第２の抵抗体３（拡散抵抗）を前記第１の抵抗
体１と並列に接続し、合成抵抗値Ｒを小さくした従来例
を示す図である。
１の抵抗幅Ｗを小さくしながらも、低い面積抵抗率ρ、
２をもつ第２の抵抗体３（拡散抵抗）を前記第１の抵抗
体１と並列に接続し、合成抵抗値Ｒを小さくした従来例
を示す図である。
第３図は第２図の等価回路図である。ここで前記第１の
抵抗体１の抵抗値をＲ１、前記第２の抵抗体３の抵抗値
をＲ２とすると、−船釣にＲ＋＞Ｒ２であるから、所望
の抵抗値Ｒは Ｒ，＞Ｒ２＞Ｒ・・・・・（２） という大小関係で得られる。
抵抗体１の抵抗値をＲ１、前記第２の抵抗体３の抵抗値
をＲ２とすると、−船釣にＲ＋＞Ｒ２であるから、所望
の抵抗値Ｒは Ｒ，＞Ｒ２＞Ｒ・・・・・（２） という大小関係で得られる。
上述した従来の抵抗素子は、前記第１の抵抗体１だけを
用いた場合、面積抵抗率ρ３１が高いので、精度の良い
低抵抗値を得るには抵抗幅Ｗが大きくなりパターン設計
上かなりのスペースを要する。
用いた場合、面積抵抗率ρ３１が高いので、精度の良い
低抵抗値を得るには抵抗幅Ｗが大きくなりパターン設計
上かなりのスペースを要する。
更に、前記第１の抵抗体１と前記第２の抵抗体３を並列
に接続して合成抵抗値Ｒを小さくした場合にもパターン
設計上更にスペースを要するという欠点がある。
に接続して合成抵抗値Ｒを小さくした場合にもパターン
設計上更にスペースを要するという欠点がある。
本発明は、高い面積抵抗率をもつ高精度抵抗体ヲ用い、
パターン設計上チップ占有面積を少なくでき、更に前記
高精度抵抗体から所望の分圧を取り出すことができる半
導体集積回路の抵抗素子を提供する。
パターン設計上チップ占有面積を少なくでき、更に前記
高精度抵抗体から所望の分圧を取り出すことができる半
導体集積回路の抵抗素子を提供する。
本発明の半導体集積回路の抵抗素子は、精度は良いが高
い面積抵抗率ρｓ１をもつ前記第１の抵抗体１と、低い
面積抵抗率ρｓ２をもつ前記第２の抵抗体３が並列接続
され、かつ、前記第１の抵抗体１が前記第２の抵抗体３
の上に配置された構造を有している。
い面積抵抗率ρｓ１をもつ前記第１の抵抗体１と、低い
面積抵抗率ρｓ２をもつ前記第２の抵抗体３が並列接続
され、かつ、前記第１の抵抗体１が前記第２の抵抗体３
の上に配置された構造を有している。
第４図は本発明の一実施例を示す。前記第１の抵抗体１
の一端が前記第２の抵抗体３の一端と配線２で接続され
、前記第１の抵抗体１の他端は前記第２の抵抗体３の他
端と配線２て接続され前記第１の抵抗体ｌと前記第２の
抵抗体３は並列接続された抵抗体を形成する。更に、前
記第１の抵抗体１は前記第２の抵抗体３の上に平行に配
置された構造を有する。
の一端が前記第２の抵抗体３の一端と配線２で接続され
、前記第１の抵抗体１の他端は前記第２の抵抗体３の他
端と配線２て接続され前記第１の抵抗体ｌと前記第２の
抵抗体３は並列接続された抵抗体を形成する。更に、前
記第１の抵抗体１は前記第２の抵抗体３の上に平行に配
置された構造を有する。
また、前記第２の抵抗体３上に配置された前記第１の抵
抗体１を配線２を用いて分割することＶこより、高精度
の抵抗値を有する前記第１の抵抗体１から所望の分圧を
取り出すことができる。第５図は第４図の等価回路図で
ある。
抗体１を配線２を用いて分割することＶこより、高精度
の抵抗値を有する前記第１の抵抗体１から所望の分圧を
取り出すことができる。第５図は第４図の等価回路図で
ある。
以上説明したように本発明は、精度が良く、高い面積抵
抗率ρｓ１をもつ前記第１の抵抗体１を低い面積抵抗率
ρ、２をもつ前記第２の抵抗体３上に並列接続すること
により高精度の低抵抗値を得られると共にパターン設計
上チップ占有面積を少なくすることができる。
抗率ρｓ１をもつ前記第１の抵抗体１を低い面積抵抗率
ρ、２をもつ前記第２の抵抗体３上に並列接続すること
により高精度の低抵抗値を得られると共にパターン設計
上チップ占有面積を少なくすることができる。
更に高精度抵抗体を配線２で分割することにより所望の
分圧を得ることができる。
分圧を得ることができる。
又、第１の抵抗体１に薄膜抵抗を使えば、レーザトリミ
ング等による精度の追いつめが可能で有り、さらに高精
度の抵抗値が得られるという効果も有る。
ング等による精度の追いつめが可能で有り、さらに高精
度の抵抗値が得られるという効果も有る。
素子を示す図、第３図は第２図抵抗素子の等価回路図、
第４図は本発明による実施例を示す図、第５図は第４図
抵抗素子の等価回路図である。
第４図は本発明による実施例を示す図、第５図は第４図
抵抗素子の等価回路図である。
■・・・・・・第１の抵抗体、２・・・・・配線、３・
・・・・・第２の抵抗体。
・・・・・第２の抵抗体。
代理人 弁理士 内 原 晋
第１図、第２図は従来の半導体集積回路の抵抗第１図
第３図
第４図
第２図
第５図
Claims (1)
- 半導体集積回路内に配置される抵抗素子に於いて面積
抵抗率の異なる第１の抵抗体と第２の抵抗体を並列に接
続し、かつ、前記第１の抵抗体は前記第２の抵抗体の上
に重ねた構造を有する半導体集積回路の抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10384890A JPH043461A (ja) | 1990-04-19 | 1990-04-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10384890A JPH043461A (ja) | 1990-04-19 | 1990-04-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043461A true JPH043461A (ja) | 1992-01-08 |
Family
ID=14364863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10384890A Pending JPH043461A (ja) | 1990-04-19 | 1990-04-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017079321A (ja) * | 2015-10-19 | 2017-04-27 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-04-19 JP JP10384890A patent/JPH043461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017079321A (ja) * | 2015-10-19 | 2017-04-27 | 株式会社東芝 | 半導体装置 |
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