JPS6149455A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6149455A JPS6149455A JP59171873A JP17187384A JPS6149455A JP S6149455 A JPS6149455 A JP S6149455A JP 59171873 A JP59171873 A JP 59171873A JP 17187384 A JP17187384 A JP 17187384A JP S6149455 A JPS6149455 A JP S6149455A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- resistor
- resistance
- film resistor
- length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
- H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
- H01C17/22—Apparatus or processes specially adapted for manufacturing resistors adapted for trimming
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路と、薄膜抵抗回路とが、同一
基板上に構成され、゛高精度な性能を実現する為に、高
い精度の抵抗比を要する集積回路装置に関する。
基板上に構成され、゛高精度な性能を実現する為に、高
い精度の抵抗比を要する集積回路装置に関する。
従来例の構成とその問題点
従来、半導体集積回路の精度を確保するために、回路抵
抗として、薄膜抵抗を用い、レーザーによりトリミング
を行なうことで、同薄膜抵抗素子のばらつきを微細修正
して、高精度の抵抗比を実現していた。薄膜抵抗は、温
度特性、長期安定性。
抗として、薄膜抵抗を用い、レーザーによりトリミング
を行なうことで、同薄膜抵抗素子のばらつきを微細修正
して、高精度の抵抗比を実現していた。薄膜抵抗は、温
度特性、長期安定性。
周波数特性に優れており、かつ保護膜に破壊せずにトリ
ミングができるという点で、拡散抵抗に比べて勝ってい
る。
ミングができるという点で、拡散抵抗に比べて勝ってい
る。
しかしながら、薄膜抵抗はチップ上の金属配線とのコン
タクトで比較的大きなコンタクト抵抗をもち、ウェハ内
、ロット間のバラツキも大きい。
タクトで比較的大きなコンタクト抵抗をもち、ウェハ内
、ロット間のバラツキも大きい。
これは、金属薄膜抵抗を作成する工程において、薄膜表
面が酸化され不導体層ができ、金、属配線とオーミック
に接触できる有効面積が小さくなる為であると推定され
る。
面が酸化され不導体層ができ、金、属配線とオーミック
に接触できる有効面積が小さくなる為であると推定され
る。
いま、第１図（ａ） 、 （ｂ）の平面図に示す薄膜抵
抗の場合、薄膜抵抗体１および薄膜抵抗体２の各抵抗値
Ｒ１、Ｒ２は、（１）式、（２）式で表わされる。
抗の場合、薄膜抵抗体１および薄膜抵抗体２の各抵抗値
Ｒ１、Ｒ２は、（１）式、（２）式で表わされる。
ここでρ：薄膜１，２の体積固有抵抗（共通）ｄ：
〃 厚さ （〃）ω： 〃
幅 （ｌＩ）２１：薄膜１の長さ α２：薄膜２の長さ γ ：薄膜１または同２と、金属配線体３との重なり長
Ｘにおけるコンタクト 抵抗 である。薄膜２の長さ２２を薄膜１のそれの２倍”２
”２”１ ）Ｋｆると、ソノ抵抗値Ｒ２は、Ｒ２−（ヱ
・五＋ ２ ｒ ） ・・・・・・−（３１ｄ
ω になる抵抗Ｒ１１Ｒ２の抵抗値比は、（１）式、（３）
式から、 が困難な為抵抗比は、正確に２倍とならない。
〃 厚さ （〃）ω： 〃
幅 （ｌＩ）２１：薄膜１の長さ α２：薄膜２の長さ γ ：薄膜１または同２と、金属配線体３との重なり長
Ｘにおけるコンタクト 抵抗 である。薄膜２の長さ２２を薄膜１のそれの２倍”２
”２”１ ）Ｋｆると、ソノ抵抗値Ｒ２は、Ｒ２−（ヱ
・五＋ ２ ｒ ） ・・・・・・−（３１ｄ
ω になる抵抗Ｒ１１Ｒ２の抵抗値比は、（１）式、（３）
式から、 が困難な為抵抗比は、正確に２倍とならない。
つまム薄膜抵抗において幅は同一で、チップ上の金属配
線とのコンタクト部以外の長さを２倍とする事で、抵抗
比率を２倍とした場合金属配線と、′ 薄
膜抵抗とのコンタクト抵抗が、ＱΩ以外は高精度に２倍
とならない。
線とのコンタクト部以外の長さを２倍とする事で、抵抗
比率を２倍とした場合金属配線と、′ 薄
膜抵抗とのコンタクト抵抗が、ＱΩ以外は高精度に２倍
とならない。
しかし、金属配線と簿膜抵抗とのコンタクト抵抗は、厚
み１００−３００人ノＮｉＣｒ薄膜と、ＡＱ配線の場合
、コンタクト面積１５Ｘ２０μｍ′の特約１０〜２００
Ωであシ、無視できない。薄膜抵抗体のコンタクト部分
を除いた長さは、コンタクトに使用している金属配線間
隔に依存するもので、金属配線形成のバラツキも薄膜抵
抗の抵抗比率に影響を与える。
み１００−３００人ノＮｉＣｒ薄膜と、ＡＱ配線の場合
、コンタクト面積１５Ｘ２０μｍ′の特約１０〜２００
Ωであシ、無視できない。薄膜抵抗体のコンタクト部分
を除いた長さは、コンタクトに使用している金属配線間
隔に依存するもので、金属配線形成のバラツキも薄膜抵
抗の抵抗比率に影響を与える。
発明の目的
本発明は、抵抗比率を高精度にすることのできる集積回
路装置を提供することを目的とする。
路装置を提供することを目的とする。
発明の構成
本発明は、配線体に所定面積で接触し、かつ、所定の長
さの薄膜抵抗体で形成された第１の抵抗と、薄膜抵抗体
の全長および配線体との接触数がそれぞれ、前記第１の
抵抗の整数倍でなる第２の抵抗とをそなえた集積回路装
置であり、これにより、接触抵抗を含めて、第１の抵抗
と第２の抵抗との抵抗比率を高精度に調整することがで
きる。
さの薄膜抵抗体で形成された第１の抵抗と、薄膜抵抗体
の全長および配線体との接触数がそれぞれ、前記第１の
抵抗の整数倍でなる第２の抵抗とをそなえた集積回路装
置であり、これにより、接触抵抗を含めて、第１の抵抗
と第２の抵抗との抵抗比率を高精度に調整することがで
きる。
実施例の説明
本発明の実施例を第２図を用いて説明する。
第２図（ａ）、（ｂ）は、薄膜抵抗回路において、１対
２の高精度の抵抗比率を有する薄膜抵抗対を作成した実
施例を示している。
２の高精度の抵抗比率を有する薄膜抵抗対を作成した実
施例を示している。
第２図（ａ） ＋ （ｂ）においてシート抵抗１００Ω
／口のＮ ｉ Ｃｒ薄膜を基板に蒸着後、長さ−１３＋
２ｘ。
／口のＮ ｉ Ｃｒ薄膜を基板に蒸着後、長さ−１３＋
２ｘ。
厚さｄ２幅Ｗの長方形状の薄膜４を通常のエツチング手
法で作成し、両側にたとえばアルミニウム膜でなる金属
配線体３とｘｘｗの面積のコンタクトを有する薄膜抵抗
Ｒ３を作成する。薄膜抵朔。
法で作成し、両側にたとえばアルミニウム膜でなる金属
配線体３とｘｘｗの面積のコンタクトを有する薄膜抵抗
Ｒ３を作成する。薄膜抵朔。
の薄膜４をエツチングし形成する時、同時に長さ１４＋
２ｘ、幅Ｗの薄膜５と長さ’４ ＋２ｘＴ幅Ｗの薄膜
６′とを通常のエツチング手法で作成し、両側に金属配
線体３と、ｘＸｗの面積のコンタクトを有する薄膜抵抗
Ｒ４を形成する。
２ｘ、幅Ｗの薄膜５と長さ’４ ＋２ｘＴ幅Ｗの薄膜
６′とを通常のエツチング手法で作成し、両側に金属配
線体３と、ｘＸｗの面積のコンタクトを有する薄膜抵抗
Ｒ４を形成する。
ここで、１４＋１４′＝２×１３の関係を保つとき薄膜
抵抗Ｒ３と、薄膜抵抗Ｒ４の抵抗比率Ｒ３：Ｒ４は高精
度に１：２が実現される。
抵抗Ｒ３と、薄膜抵抗Ｒ４の抵抗比率Ｒ３：Ｒ４は高精
度に１：２が実現される。
発明の効果
本発明により、薄膜抵抗回路の抵抗比率は、高精度なも
のとなジ、レーザートリミングに要する時間が、大幅に
短縮され、半導体装置の生産コストが低くする事ができ
る。捷だ、薄膜上・ノチングのばらつきや、金属配線エ
ツチングのばらつきや、コンタクト抵抗のロット間変動
に対し、安定した高精度な薄膜抵抗回路の抵抗比率を得
ることができる。
のとなジ、レーザートリミングに要する時間が、大幅に
短縮され、半導体装置の生産コストが低くする事ができ
る。捷だ、薄膜上・ノチングのばらつきや、金属配線エ
ツチングのばらつきや、コンタクト抵抗のロット間変動
に対し、安定した高精度な薄膜抵抗回路の抵抗比率を得
ることができる。
第１図は従来例を示す薄膜抵抗回路の形態の一例を示す
図、第２図は本発明の一実施例を示す薄膜抵抗回路の形
態の一例を示す図である。 １．２，４，５，５ξ・・・薄膜（抵抗体）、３・・・
・・・金属配線体。
図、第２図は本発明の一実施例を示す薄膜抵抗回路の形
態の一例を示す図である。 １．２，４，５，５ξ・・・薄膜（抵抗体）、３・・・
・・・金属配線体。
Claims (1)
- 配線体に所定面積で接触し、かつ、所定の長さの薄膜抵
抗体で形成された第１の抵抗と、薄膜抵抗体の全長およ
び配線体との接触数が、それぞれ、前記第１の抵抗の整
数倍でなる第２の抵抗とをそなえた集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171873A JPS6149455A (ja) | 1984-08-17 | 1984-08-17 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171873A JPS6149455A (ja) | 1984-08-17 | 1984-08-17 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149455A true JPS6149455A (ja) | 1986-03-11 |
Family
ID=15931371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171873A Pending JPS6149455A (ja) | 1984-08-17 | 1984-08-17 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149455A (ja) |
-
1984
- 1984-08-17 JP JP59171873A patent/JPS6149455A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6149455A (ja) | 集積回路装置 | |
| JPS6377101A (ja) | 抵抗体のトリミング方法 | |
| JPS61240603A (ja) | 角形チツプ抵抗器 | |
| JPH0132363Y2 (ja) | ||
| JPH05235279A (ja) | 半導体集積回路装置 | |
| JPS58135661A (ja) | 集積回路の製造方法 | |
| JPH03124047A (ja) | 集積回路装置 | |
| JPS6290901A (ja) | 角形チツプ抵抗器 | |
| JPH01286355A (ja) | 薄膜抵抗素子 | |
| JPH04186801A (ja) | 薄膜抵抗体ならびにそれを内蔵した多層回路基板の製造方法 | |
| JPS6122601A (ja) | チツプ抵抗器 | |
| JPS63169058A (ja) | 薄膜集積回路 | |
| JPH01155601A (ja) | 薄膜抵抗素子の製造方法 | |
| JPS63268263A (ja) | 半導体装置 | |
| JPS6142945A (ja) | 半導体装置 | |
| JPH01152756A (ja) | 半導体集積回路装置 | |
| JPS61240606A (ja) | 薄膜抵抗体 | |
| JPH05347202A (ja) | 電子部品及び電子部品の抵抗値調整方法 | |
| JPS62173752A (ja) | 半導体装置 | |
| Sandifer | Preparation of Silicon Device Matrices for Solid Circuits | |
| JPS60241201A (ja) | 低抵抗用抵抗体のトリミング方法 | |
| JPH02277263A (ja) | 抵抗ネットワーク | |
| JPS58202503A (ja) | 厚膜抵抗体の製造方法 | |
| JPH01151289A (ja) | 電子部品装置 | |
| JPS6034001A (ja) | 厚膜抵抗体 |