JPS6040193B2 - トライアツク - Google Patents
トライアツクInfo
- Publication number
- JPS6040193B2 JPS6040193B2 JP55158066A JP15806680A JPS6040193B2 JP S6040193 B2 JPS6040193 B2 JP S6040193B2 JP 55158066 A JP55158066 A JP 55158066A JP 15806680 A JP15806680 A JP 15806680A JP S6040193 B2 JPS6040193 B2 JP S6040193B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- thyristor
- base layer
- emitter layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/80—Bidirectional devices, e.g. triacs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/138—Thyristors having built-in components the built-in components being FETs
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は二つの電極の間に配された多層半導体素体を持
ち、その第一層が第一のサィリスタのＰベース層と第二
のサィリスタのＰェミッタ層を形成し、第二層が両サィ
リスタのＮベース層を成しそして第三層が第一のサィリ
スタのＰェミッタ層と第二のサィリスタのＰベース層を
形成し、第一層の中に第一のサィリスタのＮェミツタ層
が、第三層の中に第二のサィリスタのＮェミッタ層がそ
れぞれ電極と接続された層として挿入されたトライアツ
クに関する。
ち、その第一層が第一のサィリスタのＰベース層と第二
のサィリスタのＰェミッタ層を形成し、第二層が両サィ
リスタのＮベース層を成しそして第三層が第一のサィリ
スタのＰェミッタ層と第二のサィリスタのＰベース層を
形成し、第一層の中に第一のサィリスタのＮェミツタ層
が、第三層の中に第二のサィリスタのＮェミッタ層がそ
れぞれ電極と接続された層として挿入されたトライアツ
クに関する。
例えば書籍アドルフ・ブリへル（ＡｄｏｌｐｈＢ１ｉｃ
ｈｅｒ）著、ベルリン、スブリンゲル出版社（Ｓｐｒ；
ｎ鉾ｒＶｅｒｌａｇ）１９７８王発行、「サィリスタ物
理学（ＴｈＭｉｓｔｏｒＰｈｙｓｉｃｓ）」１３３頁、
第１ １．２図から公知であるこのようなトライアツク
は、低い転流ｄｖ／ｄｔ値においてだけしか用いること
のできない欠点を有する。
ｈｅｒ）著、ベルリン、スブリンゲル出版社（Ｓｐｒ；
ｎ鉾ｒＶｅｒｌａｇ）１９７８王発行、「サィリスタ物
理学（ＴｈＭｉｓｔｏｒＰｈｙｓｉｃｓ）」１３３頁、
第１ １．２図から公知であるこのようなトライアツク
は、低い転流ｄｖ／ｄｔ値においてだけしか用いること
のできない欠点を有する。
電極に印加される電圧がその受電位通過の近傍で著しく
急速に変化するならば、調整されたスイッチング動作は
もはや不可能である。制御可能なヱミッタショート略は
サィリスタに関して米国特許第３２４３６６ｙ号明細書
から公知である。
急速に変化するならば、調整されたスイッチング動作は
もはや不可能である。制御可能なヱミッタショート略は
サィリスタに関して米国特許第３２４３６６ｙ号明細書
から公知である。
しかしトライアック多層構造にまとめられた一つのサィ
リスタの結合特性への影響の論及はこの公刊物からは察
知できない。〔発明の目的〕 本発明の目的は高し、転流ｄｖ／ｄｔ値においても問題
のないスイッチング動作を保証する最初に述べた種類の
トライアックを提供することにある。
リスタの結合特性への影響の論及はこの公刊物からは察
知できない。〔発明の目的〕 本発明の目的は高し、転流ｄｖ／ｄｔ値においても問題
のないスイッチング動作を保証する最初に述べた種類の
トライアックを提供することにある。
〔発明の要点〕本発明はトライアックが第一のサィリス
タのＮヱミツタ層の上および第二のサィリスタのＰェミ
ッタ層の上で両サィリスタの境界範囲の中に制御可能な
ェミッタショート路を含むゲート制御のＭＩＳ構造を備
え、該ＭＩＳ構造をェミッタショート路がそれに属する
ェミッタ層と接触する電極と接続された第一の導電形の
第一の半導体領域と、それに属するェミッタ層に隣接す
るベース層と接続された第一の導電形の第二の半導体領
域と、これらの領域の間に位置して半導体素体に対し電
気的に絶縁されたゲートによって覆われた第二の導電形
の中間点とからなり、このェミッタショート路の第一の
半導体領域がそれに属するェミッタ層の緑区域においた
半導体秦体の界面まで延び、この界面でェミッタ層と接
触する電極と導電的に接続されているように挿入され、
第二の半導体領域が界面の中まで延びる隣接ベース層の
一区域からなりそして中間届がェミッタ区域の一部分か
らなる構成を有するものである。
タのＮヱミツタ層の上および第二のサィリスタのＰェミ
ッタ層の上で両サィリスタの境界範囲の中に制御可能な
ェミッタショート路を含むゲート制御のＭＩＳ構造を備
え、該ＭＩＳ構造をェミッタショート路がそれに属する
ェミッタ層と接触する電極と接続された第一の導電形の
第一の半導体領域と、それに属するェミッタ層に隣接す
るベース層と接続された第一の導電形の第二の半導体領
域と、これらの領域の間に位置して半導体素体に対し電
気的に絶縁されたゲートによって覆われた第二の導電形
の中間点とからなり、このェミッタショート路の第一の
半導体領域がそれに属するェミッタ層の緑区域においた
半導体秦体の界面まで延び、この界面でェミッタ層と接
触する電極と導電的に接続されているように挿入され、
第二の半導体領域が界面の中まで延びる隣接ベース層の
一区域からなりそして中間届がェミッタ区域の一部分か
らなる構成を有するものである。
本発明によって得ることができる利益は、トライアツク
にまとめられた両サイリスタの十分に不干渉な結合が達
せられることにあり、その結果スイッチング動作が電極
間に印加される交流電圧のその零電位通過の近傍におけ
る変化速度により影響されなくなることにある。
にまとめられた両サイリスタの十分に不干渉な結合が達
せられることにあり、その結果スイッチング動作が電極
間に印加される交流電圧のその零電位通過の近傍におけ
る変化速度により影響されなくなることにある。
そのほかに導通特性が、ェミツタショート路を用いて得
られる良好な結合のために、両サィＩＪス夕相互の結合
をよりよくする目的の付加的な再結合中心が組入れられ
る従来のトライアックとは有利に異なる。
られる良好な結合のために、両サィＩＪス夕相互の結合
をよりよくする目的の付加的な再結合中心が組入れられ
る従来のトライアックとは有利に異なる。
以下本発明を図を引用して詳細に説明する。
第１図にはトライアックが図示され、その素体は交互に
異なる導電形を有する、例えばドーピングされたシリコ
ンからなる半導体層より形成されている。Ｐ形層１は第
１図の左半分に示された第一のサィリスタのＰベース層
ｌａも、第１図の右半分に示された第二のサィリス夕の
Ｐヱミッ夕層ｌｂを包含する。Ｎ形層２は両サィリスタ
のＮベース層２ａおよび２ｂを形成し、一方層３は左の
サィリスタのＰェミッタ層３ａと右のサィリスタのＰベ
ース層３ｂを包含する。層ｌａには第一のサイリスタの
Ｎェミッタ層ＮＩが挿入され、一方層３ｂには第二のサ
ィリスタのＮェミッタ層Ｎ２が挿入されている。層ＮＩ
およびｌｂは第一の電極の部分ＥＩＩおよびＥ１２と接
続され、それらの部分は共通の端子ＬＩに導かれる。他
方において層３ａおよび３ｂは第二の電極Ｅ２と接続さ
れており、その電極は端子Ｌ２を有する。Ｎェミッタ層
ＮＩの第１図における右側にある部分はそれぞれ第一の
電極の別の部分Ｅ１３およびＥ１４と接続された二つの
条状の層部分ＮＩＩおよびＮ１２に配分されている。
異なる導電形を有する、例えばドーピングされたシリコ
ンからなる半導体層より形成されている。Ｐ形層１は第
１図の左半分に示された第一のサィリスタのＰベース層
ｌａも、第１図の右半分に示された第二のサィリス夕の
Ｐヱミッ夕層ｌｂを包含する。Ｎ形層２は両サィリスタ
のＮベース層２ａおよび２ｂを形成し、一方層３は左の
サィリスタのＰェミッタ層３ａと右のサィリスタのＰベ
ース層３ｂを包含する。層ｌａには第一のサイリスタの
Ｎェミッタ層ＮＩが挿入され、一方層３ｂには第二のサ
ィリスタのＮェミッタ層Ｎ２が挿入されている。層ＮＩ
およびｌｂは第一の電極の部分ＥＩＩおよびＥ１２と接
続され、それらの部分は共通の端子ＬＩに導かれる。他
方において層３ａおよび３ｂは第二の電極Ｅ２と接続さ
れており、その電極は端子Ｌ２を有する。Ｎェミッタ層
ＮＩの第１図における右側にある部分はそれぞれ第一の
電極の別の部分Ｅ１３およびＥ１４と接続された二つの
条状の層部分ＮＩＩおよびＮ１２に配分されている。
同様にＰェミッタ層ｌｂの左側にある部分はそれぞれ第
一の電極の一つの部分Ｅ１５およびＥ１６を備えた二つ
の条状の層部分ｌｂｌおよびｌｂ２に配分されている。
条状の眉部分ＮＩ１，Ｎ１２とｌｂｌ，ｌｂ２とは互に
平行で第１図の面に実質的に垂直に通り、第一の電極の
部分Ｅ１３，Ｅ１４，Ｅ１５およびＥ１６も同機である
。後者は部分ＥＩＩおよびＥ１２と共に端子ＬＩに導か
れている。層部分ＮＩＩの中にＰ型で半導体秦体の界面
Ｆまで延びる第一の半導体領域４が挿入されている。
一の電極の一つの部分Ｅ１５およびＥ１６を備えた二つ
の条状の層部分ｌｂｌおよびｌｂ２に配分されている。
条状の眉部分ＮＩ１，Ｎ１２とｌｂｌ，ｌｂ２とは互に
平行で第１図の面に実質的に垂直に通り、第一の電極の
部分Ｅ１３，Ｅ１４，Ｅ１５およびＥ１６も同機である
。後者は部分ＥＩＩおよびＥ１２と共に端子ＬＩに導か
れている。層部分ＮＩＩの中にＰ型で半導体秦体の界面
Ｆまで延びる第一の半導体領域４が挿入されている。
それは界面で部分Ｂ１３により接触される。符号５は界
面Ｆまで達し層ＮＩおよびＮＩＩに互に分離されるＰベ
ース層ｌａの区域からなるＰ形半導体領域部分を示す。
この半導体領域４と５の間にＮＩＩの部分からなるＮ形
中間層６が存在する。この中間層６は界面Ｆに配置され
る例えばＳｉ０２からなる電気絶縁薄膜７によって覆わ
れており、その絶縁薄膜７にはゲート８を備えている。
ゲート８は端子ＧＩと接続されている。部分４ないし８
はＧＩを介して制御できるＭＩＳ構造を形成する。これ
がディブリーション形に属するならば、ゲート８への電
圧の作用ないこＰ形の反転チャネル９が界面Ｆの領域４
および５の間に存在し、これら相互を導電的に接続する
。様子ＧＩに正の制御電圧を印加するとこの反転チャネ
ル９はなくなる。ＭＩＳ構造がェンハンスメント形であ
るならば、ゲート８に電圧のかからない場合には反転チ
ャネル９は存在しない。これはＧＩの負の制御電圧の印
加によって始めてゲート８の下側の中間層の反転により
構成される。反転チャネル９はそれ故制御可能なェミッ
タショート路を成すので、ベース層ｌａと領域４、さら
にこの領域４に接する第一の電極の部分Ｅ１３とを端子
ＧＩから供給される制御電圧によって接続したりしなか
ったりする。Ｐ形領域１０、例えばＳｉ０２からなる電
気絶縁層１１およびＧＩとも接続されているゲート１２
は、眉ｌａと第一の電極の部分Ｅ１３の間を通るェミッ
タショート路を同様に含む別のＭＩＳ構造を生ずる。反
転チャネル９からなる第一のェミッタショート路は層部
分ＮＩＩの左緑に配置されるのに対し、第二のェミッタ
ショート路はＮＩＩの縁に存在する。同じように二つの
ェミッタショ−ト路がｌａを選択的に部分Ｅ１４と接続
する層。分Ｎ１２の側に備えられる。別のェミッタショ
ート路は層２ｂを第一の電極の部分Ｅ１５と、層部分２
ｂを第一の電極の部分Ｅ１６と接続する。その際ｌｂｌ
およびｌｂ２の側方にあるＭＩＳ構造の符号の付してな
い個個のゲートの制御は共通の端子Ｇ２を介して行われ
る。最後に挙げたＭＩＳ構造の部分の導電形は肌Ｓ構造
４ないし７のそれと逆であるから、ＧＩに加わる制御電
圧と逆の極性を持つ制御電圧を端子Ｇ２を介してそれぞ
れにも供給されるべきである。ェンハンスメント形のＭ
ＩＳ構造の場合にはェミッタショート路は端子ＧＩおよ
びＧ２に電圧が印加されない場合にチャンネルが形成さ
れるので、それぞれ効力をもつ。
面Ｆまで達し層ＮＩおよびＮＩＩに互に分離されるＰベ
ース層ｌａの区域からなるＰ形半導体領域部分を示す。
この半導体領域４と５の間にＮＩＩの部分からなるＮ形
中間層６が存在する。この中間層６は界面Ｆに配置され
る例えばＳｉ０２からなる電気絶縁薄膜７によって覆わ
れており、その絶縁薄膜７にはゲート８を備えている。
ゲート８は端子ＧＩと接続されている。部分４ないし８
はＧＩを介して制御できるＭＩＳ構造を形成する。これ
がディブリーション形に属するならば、ゲート８への電
圧の作用ないこＰ形の反転チャネル９が界面Ｆの領域４
および５の間に存在し、これら相互を導電的に接続する
。様子ＧＩに正の制御電圧を印加するとこの反転チャネ
ル９はなくなる。ＭＩＳ構造がェンハンスメント形であ
るならば、ゲート８に電圧のかからない場合には反転チ
ャネル９は存在しない。これはＧＩの負の制御電圧の印
加によって始めてゲート８の下側の中間層の反転により
構成される。反転チャネル９はそれ故制御可能なェミッ
タショート路を成すので、ベース層ｌａと領域４、さら
にこの領域４に接する第一の電極の部分Ｅ１３とを端子
ＧＩから供給される制御電圧によって接続したりしなか
ったりする。Ｐ形領域１０、例えばＳｉ０２からなる電
気絶縁層１１およびＧＩとも接続されているゲート１２
は、眉ｌａと第一の電極の部分Ｅ１３の間を通るェミッ
タショート路を同様に含む別のＭＩＳ構造を生ずる。反
転チャネル９からなる第一のェミッタショート路は層部
分ＮＩＩの左緑に配置されるのに対し、第二のェミッタ
ショート路はＮＩＩの縁に存在する。同じように二つの
ェミッタショ−ト路がｌａを選択的に部分Ｅ１４と接続
する層。分Ｎ１２の側に備えられる。別のェミッタショ
ート路は層２ｂを第一の電極の部分Ｅ１５と、層部分２
ｂを第一の電極の部分Ｅ１６と接続する。その際ｌｂｌ
およびｌｂ２の側方にあるＭＩＳ構造の符号の付してな
い個個のゲートの制御は共通の端子Ｇ２を介して行われ
る。最後に挙げたＭＩＳ構造の部分の導電形は肌Ｓ構造
４ないし７のそれと逆であるから、ＧＩに加わる制御電
圧と逆の極性を持つ制御電圧を端子Ｇ２を介してそれぞ
れにも供給されるべきである。ェンハンスメント形のＭ
ＩＳ構造の場合にはェミッタショート路は端子ＧＩおよ
びＧ２に電圧が印加されない場合にチャンネルが形成さ
れるので、それぞれ効力をもつ。
端子ＬＩおよびＬ２に最初はＬＩの電位がＬ２の電位に
対して低い交流電圧を印加するならば、第一のサィリス
タはＬＩおよびＬ２への順方向の電圧の印加にも拘らず
ＬＩおよびＬ２の間に負荷電流を通さないオフ状態にあ
る。熱的に発生した正孔はベース層ｌａからＭＩＳ構造
による効力のあるェミッタショート路を介して第一の電
極Ｅ１３，Ｅ１４へ導かれるので、Ｎェミッ夕層部分Ｎ
ＩＩおよびＮ１２からはキャリャはベース層ｌａに注入
されない。すなわち誤点弧しない。ＮＩの符号のついた
ェミッ夕層の部分からもベース層ｌａにこの正孔によっ
てはキャリャが注入されないように、ＮＩにはいわゆる
公知の固定ェミッタショート路１３が備えられている。
これは層ＮＩＩを貫通し界面Ｆまで達するベース層ｌａ
の部分からなり、その部分でェミッタ層ｌａは部分ＥＩ
Ｉにより接続されている。
対して低い交流電圧を印加するならば、第一のサィリス
タはＬＩおよびＬ２への順方向の電圧の印加にも拘らず
ＬＩおよびＬ２の間に負荷電流を通さないオフ状態にあ
る。熱的に発生した正孔はベース層ｌａからＭＩＳ構造
による効力のあるェミッタショート路を介して第一の電
極Ｅ１３，Ｅ１４へ導かれるので、Ｎェミッ夕層部分Ｎ
ＩＩおよびＮ１２からはキャリャはベース層ｌａに注入
されない。すなわち誤点弧しない。ＮＩの符号のついた
ェミッ夕層の部分からもベース層ｌａにこの正孔によっ
てはキャリャが注入されないように、ＮＩにはいわゆる
公知の固定ェミッタショート路１３が備えられている。
これは層ＮＩＩを貫通し界面Ｆまで達するベース層ｌａ
の部分からなり、その部分でェミッタ層ｌａは部分ＥＩ
Ｉにより接続されている。
この固定ェミッタショート部の作用はその場合、常に効
力のあるようにふるまうＭＩＳ構造によ‐るェミッタシ
ョート路の効果と同一である。従って固定ヱミッタショ
ート略１３の配置によってＮＩからもベース層ｌａにキ
ャリャが注入されて謀点弧することはない。端子ＧＩに
正のパルス電圧ＰＩを導くならば、ＮＩＩとＮ１２の側
部の制御可能なショート路は中断される。
力のあるようにふるまうＭＩＳ構造によ‐るェミッタシ
ョート路の効果と同一である。従って固定ヱミッタショ
ート略１３の配置によってＮＩからもベース層ｌａにキ
ャリャが注入されて謀点弧することはない。端子ＧＩに
正のパルス電圧ＰＩを導くならば、ＮＩＩとＮ１２の側
部の制御可能なショート路は中断される。
層部分ＮＩＩおよびＮ１２はキャリャをベース層ｌａに
注入し始め、第一のサィリスタを点弧する。先ず層部分
ＮＩＩおよびＮ１２の範囲でだけ始まるこの点弧はＮェ
ミッタ層のＮＩの符号のついた部分に広がる。第２図か
ら見られるように負荷電流ｉしはＰＩの出現の後に流れ
始め、すなわち曲線１４によって与えられる負荷流ｉＬ
の時間ｔとの関係を生ずる。右のサィリスタは時点ｔ，
まで端子ＬＩおよびＬ２を介して逆方向の樋性であり、
それ故点弧されず、それを介しては負荷電流の一部が流
れない。
注入し始め、第一のサィリスタを点弧する。先ず層部分
ＮＩＩおよびＮ１２の範囲でだけ始まるこの点弧はＮェ
ミッタ層のＮＩの符号のついた部分に広がる。第２図か
ら見られるように負荷電流ｉしはＰＩの出現の後に流れ
始め、すなわち曲線１４によって与えられる負荷流ｉＬ
の時間ｔとの関係を生ずる。右のサィリスタは時点ｔ，
まで端子ＬＩおよびＬ２を介して逆方向の樋性であり、
それ故点弧されず、それを介しては負荷電流の一部が流
れない。
右のサィリスタの層部分ｌｂｌおよびｌｂ２の側部に配
置されたヱミツタショート路は端子Ｇ２に電圧が加わっ
ていないためチャンネルが形成されていることにより効
力を持ってふるまうから、点弧された左のサィリスタの
範囲から両サィリスタの間の境界範囲に達したキャリャ
は部分Ｅ１５およびＥ１６を介して導かれる。これは左
のサィリスタがＬＩおよびＬ２に印加される電圧の零電
位通過のためにオフされ、右のサィリスタが順方向の極
性となるしより後の期間すなわち転流時にもあてはまる
。すなわち時点ｔ．からｔ２の期間に第二サィリスタの
順方向電圧が印加されて生じる第一サィリスタの残留キ
ャリアによる電流は、チャンネルを通って部分Ｅ１５，
Ｅ１６を介して流れるので、第二サィリスタを譲点弧さ
せない。また高い転流ｄｖ／ｄｔの印加も部分Ｅ１５，
Ｅ１６に流れる電流が急激に増加するだけで謀点弧には
あまり関係しない。時点ｔ２になってＧ２に負のパルス
電圧Ｐ２が生じた際にはじめてｌｂｌおよびｌｂ２の側
面に位瞳するェミツタショート略がオフされ、その結果
正孔はベース層２ｂからｌｂｌおよびｌｂ２と２ｂとの
間のＰＮ接合に達し、層ｌｂｌおよびｌｂ２がキャリア
をベース層２ｂに注入し、第二サィリスタを点弧状態と
する。従って時点ら‘こなって始めて右のサィリスタの
オフ状態からオン状態への変換が第２図の電流曲線から
も判るように始まる。時点ｔ３になってＬＩとＬ２に印
加された電圧の次につづく零電位通過に至るまで第１図
における右のサィリスタは負荷電流ｉＬが流れる。ｌｂ
ｌおよびｌｂ２の側面に配置されたェミツタショート路
の上述の効果がないと、左のサィリスタから出て暦後か
ら層２ｂの領域に達するキャリアは早まった点弧を引き
起こすから時点ｔ２の前に右のサィリスタの望ましくな
い点弧に至るだろう。
置されたヱミツタショート路は端子Ｇ２に電圧が加わっ
ていないためチャンネルが形成されていることにより効
力を持ってふるまうから、点弧された左のサィリスタの
範囲から両サィリスタの間の境界範囲に達したキャリャ
は部分Ｅ１５およびＥ１６を介して導かれる。これは左
のサィリスタがＬＩおよびＬ２に印加される電圧の零電
位通過のためにオフされ、右のサィリスタが順方向の極
性となるしより後の期間すなわち転流時にもあてはまる
。すなわち時点ｔ．からｔ２の期間に第二サィリスタの
順方向電圧が印加されて生じる第一サィリスタの残留キ
ャリアによる電流は、チャンネルを通って部分Ｅ１５，
Ｅ１６を介して流れるので、第二サィリスタを譲点弧さ
せない。また高い転流ｄｖ／ｄｔの印加も部分Ｅ１５，
Ｅ１６に流れる電流が急激に増加するだけで謀点弧には
あまり関係しない。時点ｔ２になってＧ２に負のパルス
電圧Ｐ２が生じた際にはじめてｌｂｌおよびｌｂ２の側
面に位瞳するェミツタショート略がオフされ、その結果
正孔はベース層２ｂからｌｂｌおよびｌｂ２と２ｂとの
間のＰＮ接合に達し、層ｌｂｌおよびｌｂ２がキャリア
をベース層２ｂに注入し、第二サィリスタを点弧状態と
する。従って時点ら‘こなって始めて右のサィリスタの
オフ状態からオン状態への変換が第２図の電流曲線から
も判るように始まる。時点ｔ３になってＬＩとＬ２に印
加された電圧の次につづく零電位通過に至るまで第１図
における右のサィリスタは負荷電流ｉＬが流れる。ｌｂ
ｌおよびｌｂ２の側面に配置されたェミツタショート路
の上述の効果がないと、左のサィリスタから出て暦後か
ら層２ｂの領域に達するキャリアは早まった点弧を引き
起こすから時点ｔ２の前に右のサィリスタの望ましくな
い点弧に至るだろう。
この場合には負荷電流ｉＬは所望のようにｔ・とじの間
の期間に零が下がらないで、第２図に破線で記入された
ような曲線部分１５に対応する。従ってトライアックの
正常なスイッチング動作が不可能である。第１図におい
て右側に示されているサィリスタの安定性をよりよくす
るために、Ｎェミッタ層Ｎ２に既に述べたやり方で固定
ショート部１６が備えられている。
の期間に零が下がらないで、第２図に破線で記入された
ような曲線部分１５に対応する。従ってトライアックの
正常なスイッチング動作が不可能である。第１図におい
て右側に示されているサィリスタの安定性をよりよくす
るために、Ｎェミッタ層Ｎ２に既に述べたやり方で固定
ショート部１６が備えられている。
これもまた公知のように層Ｎ２の範囲において、ｔ，か
らｔ２までの間隔における右のサィリスタの変位電流な
どによる望ましくない点弧を妨げる。本発明の発展に基
づき端子ＧＩおよびＧ２を互に接続してもよい。
らｔ２までの間隔における右のサィリスタの変位電流な
どによる望ましくない点弧を妨げる。本発明の発展に基
づき端子ＧＩおよびＧ２を互に接続してもよい。
この場合複パルスＰ１，Ｐ２は第２図に対応して両端子
に共通に与えられる。トライアックの作動状態はこれに
よって変化しない。両サィリスタの点弧動作の支援と促
進のために本発明の一つの構成によれば両サィリスタの
一つのベース層に点孤軍極１７を備える。
に共通に与えられる。トライアックの作動状態はこれに
よって変化しない。両サィリスタの点弧動作の支援と促
進のために本発明の一つの構成によれば両サィリスタの
一つのベース層に点孤軍極１７を備える。
これは第１図によればＰベースｌａにも層ｌａの内部に
あるＮ形制御領域１８にも接触する。点弧電流回路ＺＩ
の端子Ｚを介して電極１７に達する正の点弧パルスＰ，
の出現の際にベースｌａに点弧パルスが供給される。負
の点弧パルスＰ２′の出現の際にはキャリャは制御領域
１８からベース層２ｂに達して右のサィリスタの点弧動
作を促進する。端子ＧＩおよびＧ７をＺと接続するなら
ば、そこで取り出すことのできる正および負の点弧パル
ス電圧を制御パルスＰＩおよびＰ２として利用すること
ができる。〔発明の効果〕 本発明はトライアックが第一のサィリスタのＮェミッタ
層の上および第二のサィリス夕のＰェミッ夕層の上で両
サィリスタの境界範囲の中に制御可能なェミッタショー
ト路を含むゲート制御のＭＩＳ構造を備え、該ＭＩＳ構
造のェミッタショート略がそれに属するェミッタ層と接
触する電極と接続された第一の導亀形の第一の半導体領
域と、それに属するェミツタ層に隣接するベース層と接
属された第一の導電形の第二の半導体領域と、これらの
領域の間に位置して半導体秦体に対して電気的に絶縁さ
れたゲートによって覆われた第二の導亀形の中間層とか
らなり、このェミッタショート略の第一の半導体領域が
それに属するェミッ夕層の緑区域において半導体素体の
界面まで延び、この界面でェミッタ層と接触する電極と
導電的に接続されているように挿入され、第二の半導体
領域が界面の中まで延びる隣接ベース層の一区域からな
りそして中間層がヱミッタ区域の一部分からなる構成と
されることにより、トライアツクにまとめられた両サィ
リスタの十分に不干渉な結合が蓬せられることにあり、
その結果スイッチング動作が電極間に印加される交流電
圧のその零電位通過の近傍における変化速度すなわち転
流ｄｖ／ｄｔにより影響されなくなるという優れた効果
を有するそのほかに導通特性が、ェミッタショート路を
用いて得られる良好な結合により、両サィリスタ相互の
結合をよりよくする目的のため金のような付加的な再結
合中心を拡散する必要がない利点がある。
あるＮ形制御領域１８にも接触する。点弧電流回路ＺＩ
の端子Ｚを介して電極１７に達する正の点弧パルスＰ，
の出現の際にベースｌａに点弧パルスが供給される。負
の点弧パルスＰ２′の出現の際にはキャリャは制御領域
１８からベース層２ｂに達して右のサィリスタの点弧動
作を促進する。端子ＧＩおよびＧ７をＺと接続するなら
ば、そこで取り出すことのできる正および負の点弧パル
ス電圧を制御パルスＰＩおよびＰ２として利用すること
ができる。〔発明の効果〕 本発明はトライアックが第一のサィリスタのＮェミッタ
層の上および第二のサィリス夕のＰェミッ夕層の上で両
サィリスタの境界範囲の中に制御可能なェミッタショー
ト路を含むゲート制御のＭＩＳ構造を備え、該ＭＩＳ構
造のェミッタショート略がそれに属するェミッタ層と接
触する電極と接続された第一の導亀形の第一の半導体領
域と、それに属するェミツタ層に隣接するベース層と接
属された第一の導電形の第二の半導体領域と、これらの
領域の間に位置して半導体秦体に対して電気的に絶縁さ
れたゲートによって覆われた第二の導亀形の中間層とか
らなり、このェミッタショート略の第一の半導体領域が
それに属するェミッ夕層の緑区域において半導体素体の
界面まで延び、この界面でェミッタ層と接触する電極と
導電的に接続されているように挿入され、第二の半導体
領域が界面の中まで延びる隣接ベース層の一区域からな
りそして中間層がヱミッタ区域の一部分からなる構成と
されることにより、トライアツクにまとめられた両サィ
リスタの十分に不干渉な結合が蓬せられることにあり、
その結果スイッチング動作が電極間に印加される交流電
圧のその零電位通過の近傍における変化速度すなわち転
流ｄｖ／ｄｔにより影響されなくなるという優れた効果
を有するそのほかに導通特性が、ェミッタショート路を
用いて得られる良好な結合により、両サィリスタ相互の
結合をよりよくする目的のため金のような付加的な再結
合中心を拡散する必要がない利点がある。
第１図は本発明の一実施例の断面図、第２図は第１図の
トライアックの動作を説明する波形曲線である。 ｌａ・・・・・・Ｐベース層（第一サィリス夕）、ｌｂ
・・・…Ｐェミツタ層（第二サィリスタ）、２ａ，２ｂ
・・・・・・Ｎベース層（両サィリスタ）、３ａ・・…
・Ｐェミツタ層（第一サィリスタ）、３ｂ・・・・・・
Ｐベース層（第二サイリスタ）、ＮＩ１，Ｎ１２・…・
・Ｎェミツタ届く第一サィリスタ）、Ｎ２・・・・・・
Ｎェミッタ層（第二サィリスタ）、４乃至１２・・・・
・・ＭＩＳ構造、ＥＩ１，Ｅ１２，Ｅ１３，Ｅ１４，Ｅ
１５，Ｅ１６，Ｅ２・・・・・・磁極、１７・・・・・
・点弧電極。 ＦＩＧＩＦＩＧ２
トライアックの動作を説明する波形曲線である。 ｌａ・・・・・・Ｐベース層（第一サィリス夕）、ｌｂ
・・・…Ｐェミツタ層（第二サィリスタ）、２ａ，２ｂ
・・・・・・Ｎベース層（両サィリスタ）、３ａ・・…
・Ｐェミツタ層（第一サィリスタ）、３ｂ・・・・・・
Ｐベース層（第二サイリスタ）、ＮＩ１，Ｎ１２・…・
・Ｎェミツタ届く第一サィリスタ）、Ｎ２・・・・・・
Ｎェミッタ層（第二サィリスタ）、４乃至１２・・・・
・・ＭＩＳ構造、ＥＩ１，Ｅ１２，Ｅ１３，Ｅ１４，Ｅ
１５，Ｅ１６，Ｅ２・・・・・・磁極、１７・・・・・
・点弧電極。 ＦＩＧＩＦＩＧ２
Claims (1)
- 【特許請求の範囲】 １ 二つの電極の間に配された多層半導体素体を持ち、
その第一層が第一のサイリスタのＰベース層と第二のサ
イリスタのＰエミツタ層を形成し、第二層が両サイリス
タのＮベース層を成しそして第三層が第一のサイリスタ
のＰエミツタ層と第二のサイリスタのＰベース層を形成
し、第一層の中に第一のサイリスタのＮエミツタ層が、
第三層の中の第二のサイリスタのＮエミツタ層がそれぞ
れ電極と接続された層として挿入されたものにおいて、
第一のサイリスタのＮエミツタ層の上および第二のサイ
リスタのＰエミツタ層の上で両サイリスタの境界範囲の
中に制御可能なエミツタシヨート路を含むゲート制御の
ＭＩＳ構造を備え、該ＭＩＳ構造のエミツタシヨート路
がそれに属するエミツタ層と接触する電極と接続された
第一の導電形の第一の半導体領域と、それに属するエミ
ツタ層に隣接するベース層と接続された第一の導電形の
第二の半導体領域と、これらの領域の間に位置して半導
体素体に対し電気的に絶縁されたゲートによつて覆われ
た第二の導電形の中間層とからなり、このエミツタシヨ
ート路の第一の半導体領域がそれに属するエミツタ層の
縁区域において半導体素体の界面まで延び、この界面で
エミツタ層と接触する電極と導電的に接属されているよ
うに挿入され、第二の半導体領域が界面の中まで延びる
隣接ベース層の一区域からなりそして中間層がエミツタ
区域の一部分からなることを特徴とするトライアツク。 ２ 特許請求の範囲第１項に記載のトライアツクにおい
て、第１のサイリスタのＮエミツタ層と第二のサイリス
タのＰエミツタ層が互に対向する側においてそれぞれエ
ミツタ層に接触する電極の部分を備えた条状の層部分に
配分され、複数の制御可能なエミツタシヨート路が条状
層部分に対し縁部において配置されたことを特徴とする
トライアツク。３ 特許請求の範囲第１項または、第２
項に記載のトライアツクにおいて、両サイリスタの制御
されるエミツタシヨート路が共通の制御端子を有するこ
とを特徴とするトライアツク。 ４ 特許請求の範囲第１項ないし第３項のいずれかに記
載のトライアツクにおいて、一方のサイリスタのＰベー
ス層に、点弧電流回路のための端子を有し、この端子は
、このベース層に挿入されこれと逆の導電形にドーピン
グされた制御領域と接触する点弧電極に接続されている
ことを特徴とするトライアツク。 ５ 特許請求の範囲第３項記載のトライアツクにおいて
、共通の制御端子が点弧電流回路の端子と接続されたこ
とを特徴とするトライアツク。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2945380.3 | 1979-11-09 | ||
| DE19792945380 DE2945380A1 (de) | 1979-11-09 | 1979-11-09 | Triac mit einem mehrschichten-halbleiterkoerper |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683071A JPS5683071A (en) | 1981-07-07 |
| JPS6040193B2 true JPS6040193B2 (ja) | 1985-09-10 |
Family
ID=6085629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55158066A Expired JPS6040193B2 (ja) | 1979-11-09 | 1980-11-10 | トライアツク |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4611128A (ja) |
| EP (1) | EP0028799B1 (ja) |
| JP (1) | JPS6040193B2 (ja) |
| BR (1) | BR8007246A (ja) |
| CA (1) | CA1145058A (ja) |
| DE (1) | DE2945380A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202995U (ja) * | 1985-06-06 | 1986-12-20 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3118365A1 (de) * | 1981-05-08 | 1982-11-25 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit in den emitter eingefuegten steuerbaren emitter-kurzschlusspfaden |
| DE3118293A1 (de) * | 1981-05-08 | 1982-12-02 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit verbessertem schaltverhalten und verfahren zu seinem betrieb |
| DE3118291A1 (de) * | 1981-05-08 | 1982-12-02 | Siemens AG, 1000 Berlin und 8000 München | Triac und verfahren zu seinem betrieb |
| US4797720A (en) * | 1981-07-29 | 1989-01-10 | American Telephone And Telegraph Company, At&T Bell Laboratories | Controlled breakover bidirectional semiconductor switch |
| EP0106147A1 (en) * | 1982-10-04 | 1984-04-25 | General Electric Company | Thyristor with turn-off capability |
| FR2536909A1 (fr) * | 1982-11-25 | 1984-06-01 | Centre Nat Rech Scient | Structure de thyristor a allumage intrinseque et son application a la realisation d'un dispositif bidirectionnel |
| FR2585882B1 (fr) * | 1985-07-30 | 1988-06-24 | Thomson Csf | Triac desensibilise vis-a-vis des risques de reamorcage a la commutation sur charge reactive |
| US4760432A (en) * | 1985-11-04 | 1988-07-26 | Siemens Aktiengesellschaft | Thyristor having controllable emitter-base shorts |
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| US4857983A (en) * | 1987-05-19 | 1989-08-15 | General Electric Company | Monolithically integrated semiconductor device having bidirectional conducting capability and method of fabrication |
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| JP2782638B2 (ja) * | 1990-12-28 | 1998-08-06 | 富士電機株式会社 | Ｍｏｓコントロールサイリスタ |
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| US5343053A (en) * | 1993-05-21 | 1994-08-30 | David Sarnoff Research Center Inc. | SCR electrostatic discharge protection for integrated circuits |
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| DE4433796A1 (de) * | 1994-09-22 | 1996-03-28 | Daimler Benz Ag | Steuerbares Halbleiterbauelement |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL293292A (ja) * | 1962-06-11 | |||
| FR1483998A (ja) * | 1965-05-14 | 1967-09-13 | ||
| DE2040657C3 (de) * | 1970-08-17 | 1975-10-02 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Elektronischer Schalter für Halbleiterkoppelpunkte in Fernmelde-, insbesondere Fernsprechvermittlungsanlagen |
| JPS5125116B1 (ja) * | 1970-10-08 | 1976-07-28 | ||
| US3742318A (en) * | 1970-11-26 | 1973-06-26 | Matsushita Electric Industrial Co Ltd | Field effect semiconductor device |
| JPS5135114B1 (ja) * | 1970-12-28 | 1976-09-30 | ||
| US3858235A (en) * | 1971-07-05 | 1974-12-31 | Siemens Ag | Planar four-layer-diode having a lateral arrangement of one of two partial transistors |
| US3831187A (en) * | 1973-04-11 | 1974-08-20 | Rca Corp | Thyristor having capacitively coupled control electrode |
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| JPS5629458B2 (ja) * | 1973-07-02 | 1981-07-08 | ||
| JPS50123282A (ja) * | 1974-03-15 | 1975-09-27 | ||
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
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-
1979
- 1979-11-09 DE DE19792945380 patent/DE2945380A1/de active Granted
-
1980
- 1980-10-22 US US06/199,519 patent/US4611128A/en not_active Expired - Lifetime
- 1980-11-04 EP EP80106777A patent/EP0028799B1/de not_active Expired
- 1980-11-07 CA CA000364285A patent/CA1145058A/en not_active Expired
- 1980-11-07 BR BR8007246A patent/BR8007246A/pt unknown
- 1980-11-10 JP JP55158066A patent/JPS6040193B2/ja not_active Expired
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202995U (ja) * | 1985-06-06 | 1986-12-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2945380A1 (de) | 1981-05-21 |
| EP0028799A2 (de) | 1981-05-20 |
| CA1145058A (en) | 1983-04-19 |
| BR8007246A (pt) | 1981-05-19 |
| EP0028799B1 (de) | 1983-05-11 |
| JPS5683071A (en) | 1981-07-07 |
| EP0028799A3 (en) | 1981-06-17 |
| US4611128A (en) | 1986-09-09 |
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