JPH0145277B2 - - Google Patents
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- JPH0145277B2 JPH0145277B2 JP57231803A JP23180382A JPH0145277B2 JP H0145277 B2 JPH0145277 B2 JP H0145277B2 JP 57231803 A JP57231803 A JP 57231803A JP 23180382 A JP23180382 A JP 23180382A JP H0145277 B2 JPH0145277 B2 JP H0145277B2
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- JP
- Japan
- Prior art keywords
- signal
- pulse
- circuit
- burst
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、VTR等のカラー映像信号を記録再
生する装置において、再生時に発生するカラー信
号の時間軸変動（ジツター成分）の補正をより忠
実に行なうために搬送色信号に含まれるバースト
信号のレベルを増加して記録する記録再生装置の
信号処理回路に関するもので、特にカラー信号処
理回路を集積回路（以下ICと呼ぶ）化したとき
に有効な回路構成を提供するものである。
生する装置において、再生時に発生するカラー信
号の時間軸変動（ジツター成分）の補正をより忠
実に行なうために搬送色信号に含まれるバースト
信号のレベルを増加して記録する記録再生装置の
信号処理回路に関するもので、特にカラー信号処
理回路を集積回路（以下ICと呼ぶ）化したとき
に有効な回路構成を提供するものである。
従来の技術
VHS方式VTRは、家庭用として磁気テープを
経済的に利用するという観点から高密度記録方式
が採用されており、かつ再生カラー映像信号の時
間軸変動（ジツター成分）を補正するのに用いら
れる再生バースト信号のＳ／Ｎ比を向上させるた
めバースト信号のレベルを標準より6dB増加して
記録する方法が行なわれている。
経済的に利用するという観点から高密度記録方式
が採用されており、かつ再生カラー映像信号の時
間軸変動（ジツター成分）を補正するのに用いら
れる再生バースト信号のＳ／Ｎ比を向上させるた
めバースト信号のレベルを標準より6dB増加して
記録する方法が行なわれている。
また、時間軸変動を補正するのに用いられる再
生バースト信号を抽出するバーストゲートパルス
のパルス巾よりも前後共に若干広めのパルスを用
いて、バースト信号の増減を行なう方法を、本発
明者等は特願昭57−123559号（特開昭59−13484
号公報）として提案している。
生バースト信号を抽出するバーストゲートパルス
のパルス巾よりも前後共に若干広めのパルスを用
いて、バースト信号の増減を行なう方法を、本発
明者等は特願昭57−123559号（特開昭59−13484
号公報）として提案している。
前記提案のカラー信号処理回路をIC化する場
合ゲートパルスは、水平同期信号をもとにしてク
ロツク信号（2MHz〜10MHz）によるシフトレジ
スタ方式のデイジタル処理回路で発生し、バース
ト信号の増減回路および搬送色信号よりバースト
信号を抽出するバーストゲート回路はアナログ処
理回路で構成することが、十分な性能を確保し、
かつ外付部品点数を削減できることから最適であ
る。
合ゲートパルスは、水平同期信号をもとにしてク
ロツク信号（2MHz〜10MHz）によるシフトレジ
スタ方式のデイジタル処理回路で発生し、バース
ト信号の増減回路および搬送色信号よりバースト
信号を抽出するバーストゲート回路はアナログ処
理回路で構成することが、十分な性能を確保し、
かつ外付部品点数を削減できることから最適であ
る。
一般に、デイジタル処理回路とアナログ処理回
路を１チツプICにすることは、IC規模が大きく
なることや、ICの拡散プロセスが複雑になるこ
とから、デイジタル信号処理部とアナログ信号処
理部を2ICに分割しそれぞれ最適の拡散プロセス
でIC化する方が性能的にもまたコスト的にも有
利な場合が多い。しかしながら、上記提案のカラ
ー信号処理回路をデイジタル信号処理部とアナロ
グ信号処理部との別々なICで構成する時には、
デイジタル信号処理部から２つの異なるパルス
（後述する第１のパルスと第２のパルス）を出力
する２つの出力端子が必要であり、またアナログ
信号処理部でもそれぞれのパルスを入力する２つ
の入力端子が必要となる等の欠点があつた。
路を１チツプICにすることは、IC規模が大きく
なることや、ICの拡散プロセスが複雑になるこ
とから、デイジタル信号処理部とアナログ信号処
理部を2ICに分割しそれぞれ最適の拡散プロセス
でIC化する方が性能的にもまたコスト的にも有
利な場合が多い。しかしながら、上記提案のカラ
ー信号処理回路をデイジタル信号処理部とアナロ
グ信号処理部との別々なICで構成する時には、
デイジタル信号処理部から２つの異なるパルス
（後述する第１のパルスと第２のパルス）を出力
する２つの出力端子が必要であり、またアナログ
信号処理部でもそれぞれのパルスを入力する２つ
の入力端子が必要となる等の欠点があつた。
発明の目的
本発明は、上記欠点を除去するためデイジタル
信号処理部で発生したパルス巾の異なる２つのパ
ルスをデイジタル処理回路で混合し、１つの出力
端子より出力することによつて、ICの端子数を
削減することによりカラー信号処理回路を簡素化
しようとするものである。
信号処理部で発生したパルス巾の異なる２つのパ
ルスをデイジタル処理回路で混合し、１つの出力
端子より出力することによつて、ICの端子数を
削減することによりカラー信号処理回路を簡素化
しようとするものである。
発明の構成
本発明のカラー信号処理回路は、搬送色信号に
含まれるバースト信号のレベルを増加して記録
し、再生時に元のバースト信号のレベルに戻し、
かつ再生された搬送色信号よりバースト信号を抽
出し、このバースト信号に位相同期して、前記再
生搬送色信号の時間軸変動を補正する連続信号を
作成するに際し、前記再生された搬送色信号中の
バースト信号のタイミングと時間的にほぼ一致す
る第１のパルスを発生する第１のパルス発生回路
と前記第１のパルスより前後共にパルス巾の広い
第２のパルスを発生する第２のパルス発生回路と
前記２つのパルスを混合して３値出力を得る３値
出力回路とを含むデイジタル信号処理回路部と、
入力信号を第１のレベルで分離・増幅して得た出
力パルスを前記バースト信号を抽出するバースト
ゲート回路に供給する第１のパルス処理回路と前
記入力信号を第２のレベルで分離・増幅して得た
出力パルスを前記バースト信号のレベルを増減す
るバースト信号増減回路に供給する第２のパルス
増幅回路とを含むアナログ信号処理回路とを有
し、前記デイジタル信号処理回路部の前記３値出
力を前記アナログ信号処理回路の前記入力信号と
して直接入力したことを特徴とするものである。
含まれるバースト信号のレベルを増加して記録
し、再生時に元のバースト信号のレベルに戻し、
かつ再生された搬送色信号よりバースト信号を抽
出し、このバースト信号に位相同期して、前記再
生搬送色信号の時間軸変動を補正する連続信号を
作成するに際し、前記再生された搬送色信号中の
バースト信号のタイミングと時間的にほぼ一致す
る第１のパルスを発生する第１のパルス発生回路
と前記第１のパルスより前後共にパルス巾の広い
第２のパルスを発生する第２のパルス発生回路と
前記２つのパルスを混合して３値出力を得る３値
出力回路とを含むデイジタル信号処理回路部と、
入力信号を第１のレベルで分離・増幅して得た出
力パルスを前記バースト信号を抽出するバースト
ゲート回路に供給する第１のパルス処理回路と前
記入力信号を第２のレベルで分離・増幅して得た
出力パルスを前記バースト信号のレベルを増減す
るバースト信号増減回路に供給する第２のパルス
増幅回路とを含むアナログ信号処理回路とを有
し、前記デイジタル信号処理回路部の前記３値出
力を前記アナログ信号処理回路の前記入力信号と
して直接入力したことを特徴とするものである。
実施例の説明
本発明の一実施例のブロツク図を第１図に示
す。第１図において、１は水平同期信号が入力さ
れる入力端子、２はデイジタルIC、３はアナロ
グIC、２−１，２−５および３−１はそれぞれ
のICの入出力端子である。
す。第１図において、１は水平同期信号が入力さ
れる入力端子、２はデイジタルIC、３はアナロ
グIC、２−１，２−５および３−１はそれぞれ
のICの入出力端子である。
入力端子１から水平同期信号は、デイジタル
IC２の入力端子２−１に入力され、第１のパル
ス発生回路２−２、および第２のパルス発生回路
２−３に供給される。第１のパルス発生回路２−
２は、水平同期信号をもとにしてバースト信号の
タイミングと時間的にほぼ一致する第１のパルス
を発生させ、第２のパルス発生回路２−３は、第
１のパルスのパルス巾より前後共に若干（約0.3
〜1.0μｍ）広い第２のパルスを発生する。この第
１のパルスと第２のパルスは、混合回路２−４で
混合して３値出力を得デイジタルIC２の出力端
子２−５に出力される。第２図は、これらのパル
スのタイミングを示すもので、第２図ａは水平同
期信号およびバースト信号を含む複合映像信号波
形、第２図ｂはバースト信号のタイミングと時間
的にほぼ一致する第１のパルス（パルス巾が約
2.6μs）、第２図ｃは第１のパルスよりパルス巾が
前後共に0.4μsだけ広い第２のパルス、第２図ｄ
は第２図ｂ，ｃのそれぞれのパルスを混合回路２
−４で混合し、出力端子２−５に出力される３値
出力である。端子２−５に出力された第２図ｄに
示す出力パルスは、アナログIC３の入力端子３
−１に供給され第１のパルス増巾回路３−２およ
び第２のパルス増巾回路３−３に入力され、第１
のパルス増巾回路３−２の出力には、第２図ｂに
示す第１のパルスが、第２のパルス増巾回路３−
３の出力には、第２図ｃに示す第２のパルスがそ
れぞれ得られる。第１のパルス増巾回路３−２の
出力第１のパルスは、バーストゲート回路３−４
に加えられ再生搬送色信号に含まれるバースト信
号が抽出される。このバースト信号は、APC回
路３−６に供給されて再生搬送色信号の時間軸変
動が補正される。一方、第２のパルス増巾回路３
−３の出力の第２のパルスは、バースト信号増減
回路３−５に供給され、バースト信号を6dB増加
または減少させる動作を行なうものである。
IC２の入力端子２−１に入力され、第１のパル
ス発生回路２−２、および第２のパルス発生回路
２−３に供給される。第１のパルス発生回路２−
２は、水平同期信号をもとにしてバースト信号の
タイミングと時間的にほぼ一致する第１のパルス
を発生させ、第２のパルス発生回路２−３は、第
１のパルスのパルス巾より前後共に若干（約0.3
〜1.0μｍ）広い第２のパルスを発生する。この第
１のパルスと第２のパルスは、混合回路２−４で
混合して３値出力を得デイジタルIC２の出力端
子２−５に出力される。第２図は、これらのパル
スのタイミングを示すもので、第２図ａは水平同
期信号およびバースト信号を含む複合映像信号波
形、第２図ｂはバースト信号のタイミングと時間
的にほぼ一致する第１のパルス（パルス巾が約
2.6μs）、第２図ｃは第１のパルスよりパルス巾が
前後共に0.4μsだけ広い第２のパルス、第２図ｄ
は第２図ｂ，ｃのそれぞれのパルスを混合回路２
−４で混合し、出力端子２−５に出力される３値
出力である。端子２−５に出力された第２図ｄに
示す出力パルスは、アナログIC３の入力端子３
−１に供給され第１のパルス増巾回路３−２およ
び第２のパルス増巾回路３−３に入力され、第１
のパルス増巾回路３−２の出力には、第２図ｂに
示す第１のパルスが、第２のパルス増巾回路３−
３の出力には、第２図ｃに示す第２のパルスがそ
れぞれ得られる。第１のパルス増巾回路３−２の
出力第１のパルスは、バーストゲート回路３−４
に加えられ再生搬送色信号に含まれるバースト信
号が抽出される。このバースト信号は、APC回
路３−６に供給されて再生搬送色信号の時間軸変
動が補正される。一方、第２のパルス増巾回路３
−３の出力の第２のパルスは、バースト信号増減
回路３−５に供給され、バースト信号を6dB増加
または減少させる動作を行なうものである。
第３図は、本発明のデイジタルIC部の具体構
成を示す回路図、第４図は第３図の実施例の動作
を説明するためのタイミング図である。
成を示す回路図、第４図は第３図の実施例の動作
を説明するためのタイミング図である。
第３図において、端子１１はクロツク信号の入力
端子、１２，１３，１４，１５，１６、はそれぞ
れリセツト端子付きのフリツプフロツプ（以下Ｔ
−FFと呼ぶ）、１７，１８は、３入力ANDゲー
ト、１９，２２は２入力ANDゲート、２０はSR
フリツプフロツプ（以下SR−FFと呼ぶ）、２１，
２９は、Ｄタイプフリツプフロツプ（以下Ｄ−
FFと呼ぶ）、２３は２入力ORゲート、２４，２
５はインバータ、２６はＰチヤンネルトランジス
タ、２７はＮチヤンネルトランジスタ、２８，２
９は負荷抵抗３０は出力端子、３１は水平同期信
号を入力する入力端子である。
端子、１２，１３，１４，１５，１６、はそれぞ
れリセツト端子付きのフリツプフロツプ（以下Ｔ
−FFと呼ぶ）、１７，１８は、３入力ANDゲー
ト、１９，２２は２入力ANDゲート、２０はSR
フリツプフロツプ（以下SR−FFと呼ぶ）、２１，
２９は、Ｄタイプフリツプフロツプ（以下Ｄ−
FFと呼ぶ）、２３は２入力ORゲート、２４，２
５はインバータ、２６はＰチヤンネルトランジス
タ、２７はＮチヤンネルトランジスタ、２８，２
９は負荷抵抗３０は出力端子、３１は水平同期信
号を入力する入力端子である。
第３図の実施例の動作を第４図に示すタイミン
グ図を用いて説明する。今、クロツク入力端子１
１に160fH（fHは水平走周波数で約15.73KHz）の信
号をクロツク信号（第４ａ図）として入力し、時
間ｔ＝０のとき入力端子３１に水平同期信号（第
４図ｏ）が入力されると、Ｄ−FF２９の出力
はハイレベルHiからロウレベルLowに変化する
ためＴ−FF１２〜１６のリセツトが解除され、
Ｔ−FF１２〜１６は動作しはじめ、クロツク信
号の13ケ目にANDゲート１７（第４図ｇ）が
Low→Hiに変化し、SR−FF２０はセツトされク
ロツク信号の21ケ目にANDゲート１８（第４図
ｈ）がAND→Hiに変化するため、SR−FF２０
はリセツトされる。その結果SR−FF２０の出力
には第４図ｉに示すパルス信号が得らられる。
SR−FF２０がリセツトされるとSR−FF２０の
Ｑ出力によつてANDゲート１９（出力（第４図
ｊ）がLow→Hiに変化し、Ｄ−FF２９がリセツ
トされ、その結果Ｔ−FF１２〜１６もリセツト
される。
グ図を用いて説明する。今、クロツク入力端子１
１に160fH（fHは水平走周波数で約15.73KHz）の信
号をクロツク信号（第４ａ図）として入力し、時
間ｔ＝０のとき入力端子３１に水平同期信号（第
４図ｏ）が入力されると、Ｄ−FF２９の出力
はハイレベルHiからロウレベルLowに変化する
ためＴ−FF１２〜１６のリセツトが解除され、
Ｔ−FF１２〜１６は動作しはじめ、クロツク信
号の13ケ目にANDゲート１７（第４図ｇ）が
Low→Hiに変化し、SR−FF２０はセツトされク
ロツク信号の21ケ目にANDゲート１８（第４図
ｈ）がAND→Hiに変化するため、SR−FF２０
はリセツトされる。その結果SR−FF２０の出力
には第４図ｉに示すパルス信号が得らられる。
SR−FF２０がリセツトされるとSR−FF２０の
Ｑ出力によつてANDゲート１９（出力（第４図
ｊ）がLow→Hiに変化し、Ｄ−FF２９がリセツ
トされ、その結果Ｔ−FF１２〜１６もリセツト
される。
SR−FF２０の出力信号（第４図ｉ）のパルス
タイミングは、クロツク信号（160fH）の周期が
Ｔ≒0.4μsであるから水平同期信号の立上りより
約5.0μs（正確には4.8μs〜5.2μs）遅れ、パルス巾
約3.2μsのパルス信号となる。Ｄ−FF２１のＤ入
力端子に上記SR−FF２０の出力信号を入力し、
Ｄ−FF２１のクロツク端子に上記160fHのクロツ
ク信号を入力するとＤ−FF２１の出力信号は、
第４図ｌに示すようにSR−FF２０の出力信号
（第４図ｉ）よりＴ≒0.4μsだけ遅れたパルス信号
が得られる。SR−FF２０とＤ−FF２１に出力
信号をANDゲート２２に入力するとその出力に
は第４図ｍに示すパルス信号が得られ、またSR
−FF２０とＤ−FF２１の出力信号をORゲート
２３に入力するとその出力には第４図ｎに示すパ
ルス信号が得られる。
タイミングは、クロツク信号（160fH）の周期が
Ｔ≒0.4μsであるから水平同期信号の立上りより
約5.0μs（正確には4.8μs〜5.2μs）遅れ、パルス巾
約3.2μsのパルス信号となる。Ｄ−FF２１のＤ入
力端子に上記SR−FF２０の出力信号を入力し、
Ｄ−FF２１のクロツク端子に上記160fHのクロツ
ク信号を入力するとＤ−FF２１の出力信号は、
第４図ｌに示すようにSR−FF２０の出力信号
（第４図ｉ）よりＴ≒0.4μsだけ遅れたパルス信号
が得られる。SR−FF２０とＤ−FF２１に出力
信号をANDゲート２２に入力するとその出力に
は第４図ｍに示すパルス信号が得られ、またSR
−FF２０とＤ−FF２１の出力信号をORゲート
２３に入力するとその出力には第４図ｎに示すパ
ルス信号が得られる。
第４図ｍおよびｎに示す出力信号は、第２図ｂ
の第１のパルスおよび第２図ｃに示す第２のパル
スのタイミングとほぼ一致している。
の第１のパルスおよび第２図ｃに示す第２のパル
スのタイミングとほぼ一致している。
また、ANDゲート２２、ORゲート２３の出力
をインバータ２４，２５を介してそれぞれＰチヤ
ンネルトランジスタ２６、Ｎチヤンネルトランジ
スタ２７のゲート端子に入力すると出力端子３０
には、第４図ｐに示すように第１のパルスと第２
のパルスとを混合した出力信号が得られる。すな
わち、インバータ２４，２５、Ｐチヤンネルトラ
ンジスタ２６、Ｎチヤンネルトランジスタ２７、
および負荷抵抗２８，２９は、ANDゲート２２
からの第１のパルスORゲート２３からの第２の
パルスを混合する３値出力回路をデイジタルIC
でもつて構成している。
をインバータ２４，２５を介してそれぞれＰチヤ
ンネルトランジスタ２６、Ｎチヤンネルトランジ
スタ２７のゲート端子に入力すると出力端子３０
には、第４図ｐに示すように第１のパルスと第２
のパルスとを混合した出力信号が得られる。すな
わち、インバータ２４，２５、Ｐチヤンネルトラ
ンジスタ２６、Ｎチヤンネルトランジスタ２７、
および負荷抵抗２８，２９は、ANDゲート２２
からの第１のパルスORゲート２３からの第２の
パルスを混合する３値出力回路をデイジタルIC
でもつて構成している。
第５図は、アナログIC部の具体構成例で上記
３値出力回路からの信号を入力して第１のパルス
と第２のパルスを作るパルス増巾回路の一実施例
を示すものである。第５図において、端子４１
は、３値出力回路からの信号が入力される入力端
子、４２，４３は差動増巾器、４４，４５は
PNPトランジスタ、４６，４７はそれぞれ第１
のパルスおよび第２のパルスを出力する出力端子
である。また、抵抗R1，R2，R3は、差動増巾器
４２，４３の値を設定する抵抗値である。端子４
１に入力される信号のレベルが第５図に図示した
ように電源電圧Vccに対して１／２VccよりHiレベ ルでは第１のパルスのパルス巾であり、Lowレ
ベルでは第２のパルス巾であるときを考えると、
値を設定する抵抗値R1，R2，R3は、 R3／R1＋R2＋R3＜１／２、R2＋R3／R1＋R2＋R3＞
１／２ の上式を満足する値に選ばれる。
３値出力回路からの信号を入力して第１のパルス
と第２のパルスを作るパルス増巾回路の一実施例
を示すものである。第５図において、端子４１
は、３値出力回路からの信号が入力される入力端
子、４２，４３は差動増巾器、４４，４５は
PNPトランジスタ、４６，４７はそれぞれ第１
のパルスおよび第２のパルスを出力する出力端子
である。また、抵抗R1，R2，R3は、差動増巾器
４２，４３の値を設定する抵抗値である。端子４
１に入力される信号のレベルが第５図に図示した
ように電源電圧Vccに対して１／２VccよりHiレベ ルでは第１のパルスのパルス巾であり、Lowレ
ベルでは第２のパルス巾であるときを考えると、
値を設定する抵抗値R1，R2，R3は、 R3／R1＋R2＋R3＜１／２、R2＋R3／R1＋R2＋R3＞
１／２ の上式を満足する値に選ばれる。
従つて、第５図に示す回路における差動増巾器
４２、トランジスタ４４は、第１のパルス増巾回
路を構成し、差動増巾器４３、トランジスタ４５
は、第２のパルス増巾回路を構成するものであ
る。そして出力端子４６には第１のパルスが得ら
れ、出力端子４７には第２のパルスが得られる。
４２、トランジスタ４４は、第１のパルス増巾回
路を構成し、差動増巾器４３、トランジスタ４５
は、第２のパルス増巾回路を構成するものであ
る。そして出力端子４６には第１のパルスが得ら
れ、出力端子４７には第２のパルスが得られる。
発明の効果
以上のように本発明によれば、実施例で説明し
たように、カラー信号処理回路を集積回路（IC）
化する場合に、デイジタル信号処理ICでもつて
バースト信号を抽出するための第１のパルスと、
バースト信号のレベルを増減するための第２のパ
ルスとを発生し、かつこの２つのパルスを混合し
て３値出力を得、デイジタル信号処理ICの３値
出力をアナログ信号処理ICに直接入力する構成
ものであるから、抵抗やコンデンサ等の外付部品
を不要にでき、かつICの端子数を削減できるの
でカラー信号処理回路が簡素になる等その効果は
大である。
たように、カラー信号処理回路を集積回路（IC）
化する場合に、デイジタル信号処理ICでもつて
バースト信号を抽出するための第１のパルスと、
バースト信号のレベルを増減するための第２のパ
ルスとを発生し、かつこの２つのパルスを混合し
て３値出力を得、デイジタル信号処理ICの３値
出力をアナログ信号処理ICに直接入力する構成
ものであるから、抵抗やコンデンサ等の外付部品
を不要にでき、かつICの端子数を削減できるの
でカラー信号処理回路が簡素になる等その効果は
大である。
第１図は本発明の一実施例におけるカラー信号
処理回路のブロツク図、第２図は同実施例におけ
るパルスのタイミングを示す波形図、第３図は同
実施例の要部のデイジタルICの具体実施例を示
すブロツク図、第４図は第３図の動作を説明する
ための各信号のタイミングを示せ波形図、第５図
は同実施例の要部のアナログICの値体実施例を
示す電気的結線図である。 １……水平同期信号入力端子、２……デイジタ
ルIC、３……アナログIC、２−２，２−３……
パルス発生回路、２−４……混合回路、３−２，
３−３……パルス増巾回路、３−４……バースト
ゲート回路、３−５……バースト信号増減回路、
３−６……APC回路。
処理回路のブロツク図、第２図は同実施例におけ
るパルスのタイミングを示す波形図、第３図は同
実施例の要部のデイジタルICの具体実施例を示
すブロツク図、第４図は第３図の動作を説明する
ための各信号のタイミングを示せ波形図、第５図
は同実施例の要部のアナログICの値体実施例を
示す電気的結線図である。 １……水平同期信号入力端子、２……デイジタ
ルIC、３……アナログIC、２−２，２−３……
パルス発生回路、２−４……混合回路、３−２，
３−３……パルス増巾回路、３−４……バースト
ゲート回路、３−５……バースト信号増減回路、
３−６……APC回路。
Claims (1)
- １ 搬送色信号に含まれるバースト信号のレベル
を増加して記録し、再生時に元のバースト信号の
レベルに戻し、かつ再生された搬送色信号よりバ
ースト信号を抽出し、このバースト信号に位相同
期して、前記再生搬送色信号の時間軸変動を補正
する連続信号を作成するに際し、前記再生搬送色
信号のバースト信号のタイミングと時間的にほぼ
一致する第１のパルスを発生する第１のパルス発
生回路と前記第１のパルスより前後共にパルス巾
の広い第２のパルスを発生する第２のパルス発生
回路と前記２つのパルスを混合して３値出力を得
る３値出力回路とを含むデイジタル信号処理回路
部と、入力信号を第１のレベルで分離・増幅して
得た出力パルスを前記バースト信号を抽出するバ
ーストゲート回路に供給する第１のパルス増幅回
路と前記入力信号を第２のレベルで分離・増幅し
て得た出力パルスを前記バースト信号のレベルを
増減するバースト信号増減回路に供給する第２の
パルス増幅回路とを含むアナログ信号処理回路と
を有し、前記デイジタル信号処理回路部の前記３
値出力を前記アナログ信号処理回路の前記入力信
号として直接入力したことを特徴とするカラー信
号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231803A JPS59117888A (ja) | 1982-12-24 | 1982-12-24 | カラ−信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231803A JPS59117888A (ja) | 1982-12-24 | 1982-12-24 | カラ−信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117888A JPS59117888A (ja) | 1984-07-07 |
| JPH0145277B2 true JPH0145277B2 (ja) | 1989-10-03 |
Family
ID=16929261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231803A Granted JPS59117888A (ja) | 1982-12-24 | 1982-12-24 | カラ−信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117888A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235520A (en) * | 1975-09-12 | 1977-03-18 | Matsushita Electric Ind Co Ltd | Pulse generator circuit |
| JPS56144634A (en) * | 1980-04-13 | 1981-11-11 | Matsushita Electric Ind Co Ltd | Burst gate pulse forming circuit |
-
1982
- 1982-12-24 JP JP57231803A patent/JPS59117888A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59117888A (ja) | 1984-07-07 |
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