JPH0158659B2 - - Google Patents
Info
- Publication number
- JPH0158659B2 JPH0158659B2 JP59188403A JP18840384A JPH0158659B2 JP H0158659 B2 JPH0158659 B2 JP H0158659B2 JP 59188403 A JP59188403 A JP 59188403A JP 18840384 A JP18840384 A JP 18840384A JP H0158659 B2 JPH0158659 B2 JP H0158659B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor layer
- forming
- alignment pattern
- epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法、特に素子分
離技術に関するものである。
離技術に関するものである。
従来半導体装置の有効な素子分離技術として、
シリコン基板上の所定の領域にシリコン酸化膜等
の絶縁膜を形成した後、選択的エピタキシヤル成
長法を用いて露出した基板上に半導体層を形成し
活性領域とするものがあるが、絶縁膜との界面近
傍に格子欠陥が生じることから、この領域を活性
領域として使用するのを避けるために、さらに選
択酸化法を用いる方法が考えられる。
シリコン基板上の所定の領域にシリコン酸化膜等
の絶縁膜を形成した後、選択的エピタキシヤル成
長法を用いて露出した基板上に半導体層を形成し
活性領域とするものがあるが、絶縁膜との界面近
傍に格子欠陥が生じることから、この領域を活性
領域として使用するのを避けるために、さらに選
択酸化法を用いる方法が考えられる。
第２図にこのような素子分離法の一例を示す。
同図において、はじめにシリコン基板１の主表面
上に酸化シリコン（SiO2）や窒化シリコン
（Si3N4）などからなる絶縁膜２を形成した後、
これを写真蝕刻法などにより選択的に除去して開
口部３を形成し、その部分のシリコン基板１を露
出させる（第２図ａ）。次に残つた絶縁膜２をマ
スクにして上記開口部３内に半導体層４をエピタ
キシヤル成長させる。このとき、半導体層４は絶
縁膜２の厚さより厚くして絶縁膜２を覆うように
形成する（第２図ｂ）。次いで半導体層４上に窒
化シリコン膜５を形成し、写真蝕刻法などにより
半導体装置の素子の活性領域に対応する部分上に
窒化シリコン膜５が残るようにする（第２図ｃ）。
次に、これをマスクとして半導体層４に選択酸化
を施し、絶縁膜２と接するようにフイールド酸化
膜６を形成した後、窒化シリコン膜５を除去する
（第２図ｄ）。
同図において、はじめにシリコン基板１の主表面
上に酸化シリコン（SiO2）や窒化シリコン
（Si3N4）などからなる絶縁膜２を形成した後、
これを写真蝕刻法などにより選択的に除去して開
口部３を形成し、その部分のシリコン基板１を露
出させる（第２図ａ）。次に残つた絶縁膜２をマ
スクにして上記開口部３内に半導体層４をエピタ
キシヤル成長させる。このとき、半導体層４は絶
縁膜２の厚さより厚くして絶縁膜２を覆うように
形成する（第２図ｂ）。次いで半導体層４上に窒
化シリコン膜５を形成し、写真蝕刻法などにより
半導体装置の素子の活性領域に対応する部分上に
窒化シリコン膜５が残るようにする（第２図ｃ）。
次に、これをマスクとして半導体層４に選択酸化
を施し、絶縁膜２と接するようにフイールド酸化
膜６を形成した後、窒化シリコン膜５を除去する
（第２図ｄ）。
この結果、絶縁膜２とフイールド酸化膜６とに
よつて物理的に分離されたエピタキシヤル半導体
層４からなる活性領域が形成され、しかも絶縁膜
２との界面近傍の欠陥が生ずる領域はフイールド
酸化膜６の存在によつて活性領域から排除される
ため、良好な半導体装置の素子分離が可能にな
る。
よつて物理的に分離されたエピタキシヤル半導体
層４からなる活性領域が形成され、しかも絶縁膜
２との界面近傍の欠陥が生ずる領域はフイールド
酸化膜６の存在によつて活性領域から排除される
ため、良好な半導体装置の素子分離が可能にな
る。
ところが、この方法において、上述したように
エピタキシヤル半導体層４を、絶縁膜２を覆うよ
うに成長させると、次の窒化シリコン膜５を写真
蝕刻する工程で下地の絶縁膜２の形状が見えにく
くなるために、マスク合せが困難となる問題があ
つた。
エピタキシヤル半導体層４を、絶縁膜２を覆うよ
うに成長させると、次の窒化シリコン膜５を写真
蝕刻する工程で下地の絶縁膜２の形状が見えにく
くなるために、マスク合せが困難となる問題があ
つた。
この発明はこのような問題点を解決するために
なされたもので、その目的は、所定の領域に第１
の絶縁膜を形成した後にエピタキシヤル成長法お
よび選択酸化法を用いて素子分離を行なう際に、
エピタキシヤル層を第１の絶縁膜より厚く形成す
る場合でも選択酸化用のマスク合せが容易に行な
える、半導体装置の製造方法を提供することにあ
る。
なされたもので、その目的は、所定の領域に第１
の絶縁膜を形成した後にエピタキシヤル成長法お
よび選択酸化法を用いて素子分離を行なう際に、
エピタキシヤル層を第１の絶縁膜より厚く形成す
る場合でも選択酸化用のマスク合せが容易に行な
える、半導体装置の製造方法を提供することにあ
る。
このような目的を達成するために、この発明
は、第１の絶縁膜を形成する際に、素子分離用に
対し位置合せ用パターン部の絶縁膜の幅を広く形
成するものである。
は、第１の絶縁膜を形成する際に、素子分離用に
対し位置合せ用パターン部の絶縁膜の幅を広く形
成するものである。
位置合せパターン部の第１の絶縁膜を幅広く形
成しておくことにより、素子分離用の第１の絶縁
膜がエピタキシヤル半導体層によつて完全に覆わ
れた時点でも位置合せパターン部のそれは残るた
め、それを基準としてマスク合せが行なえる。
成しておくことにより、素子分離用の第１の絶縁
膜がエピタキシヤル半導体層によつて完全に覆わ
れた時点でも位置合せパターン部のそれは残るた
め、それを基準としてマスク合せが行なえる。
第１図はこの発明の一実施例を示す工程断面図
である。図中破断線より左側は半導体素子が形成
される領域で、右側は位置合せ用のパターンが形
成される領域を示す。また、同図ａ，ｂ，ｃはそ
れぞれ第２図ａ，ｂ，ｄと同じ段階に相当する。
である。図中破断線より左側は半導体素子が形成
される領域で、右側は位置合せ用のパターンが形
成される領域を示す。また、同図ａ，ｂ，ｃはそ
れぞれ第２図ａ，ｂ，ｄと同じ段階に相当する。
第１図において、はじめにシリコン基板１の主
表面上に酸化シリコンや窒化シリコン等からなる
絶縁膜を形成し、写真蝕刻法などにより開口部３
を形成する際に、図中左側の素子分離用の絶縁膜
２の幅Ｄ１に比較して、位置合せ用パターン部の
絶縁膜２Ａの幅Ｄ２が広くなるようにする（第１
図ａ）。
表面上に酸化シリコンや窒化シリコン等からなる
絶縁膜を形成し、写真蝕刻法などにより開口部３
を形成する際に、図中左側の素子分離用の絶縁膜
２の幅Ｄ１に比較して、位置合せ用パターン部の
絶縁膜２Ａの幅Ｄ２が広くなるようにする（第１
図ａ）。
これにより、次にエピタキシヤル成長法により
半導体層４を形成した際に、素子分離用の絶縁膜
２が半導体層４によつて完全に覆われても、位置
合せ用パターン部の絶縁膜２Ａは覆われずにその
表面が露出するようにすることができる（第１図
ｂ）。これは、絶縁膜２ないし２Ａ上の半導体層
４は、開口部３で当該絶縁膜より厚く成長する半
導体層４の横方向の成長により形成されるもので
あるため、幅の狭い素子分離間の絶縁膜２が半導
体層４に完全に覆われた時点でも幅の広い位置合
せ用パターン部の絶縁膜２Ａは完全には覆われる
ことがないからである。
半導体層４を形成した際に、素子分離用の絶縁膜
２が半導体層４によつて完全に覆われても、位置
合せ用パターン部の絶縁膜２Ａは覆われずにその
表面が露出するようにすることができる（第１図
ｂ）。これは、絶縁膜２ないし２Ａ上の半導体層
４は、開口部３で当該絶縁膜より厚く成長する半
導体層４の横方向の成長により形成されるもので
あるため、幅の狭い素子分離間の絶縁膜２が半導
体層４に完全に覆われた時点でも幅の広い位置合
せ用パターン部の絶縁膜２Ａは完全には覆われる
ことがないからである。
したがつて、素子分離用の絶縁膜２の幅を十分
挾く、例えば2μｍ以下程度に形成し、位置合せ
用パターン部の絶縁膜２Ａの幅を十分広く、例え
ば10μｍ以上程度に形成し、絶縁膜２がエピタキ
シヤル半導体層４に覆われた時点でエピタキシヤ
ル成長を止めれば、絶縁膜２Ａはまだ露出してい
るために、次工程の写真蝕刻法等のマスク合せが
容易になる。
挾く、例えば2μｍ以下程度に形成し、位置合せ
用パターン部の絶縁膜２Ａの幅を十分広く、例え
ば10μｍ以上程度に形成し、絶縁膜２がエピタキ
シヤル半導体層４に覆われた時点でエピタキシヤ
ル成長を止めれば、絶縁膜２Ａはまだ露出してい
るために、次工程の写真蝕刻法等のマスク合せが
容易になる。
そこで、図上省略したが露出した絶縁膜４Ａを
基準に、前述したと同様に位置合せしたマスクを
用い、写真蝕刻法等により第２図に示した窒化シ
リコン膜５を形成した後、これをマスクとして選
択酸化を行なつてフイールド酸化膜６を形成し、
次いで窒化シリコン膜５を除去すれば、前述した
と同様に絶縁膜２とフイールド酸化膜６とによつ
て分離されたエピタキシヤル半導体層４からなる
活性領域が形成できる（第１図ｃ）。
基準に、前述したと同様に位置合せしたマスクを
用い、写真蝕刻法等により第２図に示した窒化シ
リコン膜５を形成した後、これをマスクとして選
択酸化を行なつてフイールド酸化膜６を形成し、
次いで窒化シリコン膜５を除去すれば、前述した
と同様に絶縁膜２とフイールド酸化膜６とによつ
て分離されたエピタキシヤル半導体層４からなる
活性領域が形成できる（第１図ｃ）。
絶縁膜２Ａの幅は、位置合せ用パターンとして
用いるという上記の目的からは十分広いことが望
ましいが、発明者らの実験によれば、この絶縁膜
２Ａの幅を500μｍ以上にすると、当該絶縁膜上
でシリコンが異常成長することがあり、それを防
ぐためには500μｍ以下であることが望ましい。
用いるという上記の目的からは十分広いことが望
ましいが、発明者らの実験によれば、この絶縁膜
２Ａの幅を500μｍ以上にすると、当該絶縁膜上
でシリコンが異常成長することがあり、それを防
ぐためには500μｍ以下であることが望ましい。
このような本発明による方法は、シリコン基板
を用いた各種の半導体装置を形成する際に、前提
となる素子分離技術として共通に使用することが
できる。なお、基板およびエピタキシヤル半導体
層の導電形については特に触れなかつたが、これ
は、本発明がこれらの導電形には一切無関係に適
用できるためであり、両者の導電形はＰ形でもＮ
形でも、相互に同一でも異なつていてもよい。
を用いた各種の半導体装置を形成する際に、前提
となる素子分離技術として共通に使用することが
できる。なお、基板およびエピタキシヤル半導体
層の導電形については特に触れなかつたが、これ
は、本発明がこれらの導電形には一切無関係に適
用できるためであり、両者の導電形はＰ形でもＮ
形でも、相互に同一でも異なつていてもよい。
以上説明したように、この発明によれば、第１
の絶縁膜を形成する際に、素子分離用に対し位置
合せパターン部の幅を広く形成することにより、
開口部にエピタキシヤル成長法を用いて半導体層
を形成する際に位置合せパターン部の第１の絶縁
膜は当該エピタキシヤル半導体層によつて埋め込
まれないようにし、その露出した第１の絶縁膜を
基準として容易にマスク合せを行なうことがで
き、選択酸化法により第１の絶縁膜上にフイール
ド絶縁膜を精度良く形成することが可能となる。
の絶縁膜を形成する際に、素子分離用に対し位置
合せパターン部の幅を広く形成することにより、
開口部にエピタキシヤル成長法を用いて半導体層
を形成する際に位置合せパターン部の第１の絶縁
膜は当該エピタキシヤル半導体層によつて埋め込
まれないようにし、その露出した第１の絶縁膜を
基準として容易にマスク合せを行なうことがで
き、選択酸化法により第１の絶縁膜上にフイール
ド絶縁膜を精度良く形成することが可能となる。
第１図は本発明の一実施例を示す工程断面図、
第２図は選択エピタキシヤル法および選択酸化法
を用いた従来の素子分離法を示す工程断面図であ
る。 １……シリコン基板、２，２Ａ……絶縁膜（第
１の絶縁膜）、３……開口部、４……エピタキシ
ヤル半導体層、５……選択酸化用のマスクとして
の窒化シリコン膜、６……フイールド酸化膜（第
２の絶縁膜）。
第２図は選択エピタキシヤル法および選択酸化法
を用いた従来の素子分離法を示す工程断面図であ
る。 １……シリコン基板、２，２Ａ……絶縁膜（第
１の絶縁膜）、３……開口部、４……エピタキシ
ヤル半導体層、５……選択酸化用のマスクとして
の窒化シリコン膜、６……フイールド酸化膜（第
２の絶縁膜）。
Claims (1)
- １ 半導体基板の主表面上に第１の絶縁膜を形成
する工程と、この第１の絶縁膜を選択的にエツチ
ングして半導体基板が露出した開口部を形成する
工程と、開口部にエピタキシヤル成長法により半
導体層を形成する工程と、形成したエピタキシヤ
ル半導体層に選択酸化法を適用することにより第
１の絶縁膜上に第２の絶縁膜を形成する工程とを
含み、上記開口部を形成する際に当該開口部間に
残す第１の絶縁膜のうち半導体素子分離用の第１
の絶縁膜に対して位置合せパターン部の第１の絶
縁膜の幅を広くし、かつエピタキシヤル成長法に
より半導体層を形成する際に位置合せパターン部
の第１の絶縁膜は当該エピタキシヤル半導体層に
よつて埋め込まれないようにすることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188403A JPS6165448A (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188403A JPS6165448A (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165448A JPS6165448A (ja) | 1986-04-04 |
| JPH0158659B2 true JPH0158659B2 (ja) | 1989-12-13 |
Family
ID=16223033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188403A Granted JPS6165448A (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6165448A (ja) |
-
1984
- 1984-09-07 JP JP59188403A patent/JPS6165448A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6165448A (ja) | 1986-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6016420A (ja) | 選択的エピタキシヤル成長方法 | |
| US4775644A (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| JPH06342911A (ja) | 半導体装置の製造方法 | |
| JPH0158659B2 (ja) | ||
| JPH0210730A (ja) | 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造 | |
| KR0183718B1 (ko) | 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 제조방법 | |
| JPH0338733B2 (ja) | ||
| KR930008845B1 (ko) | 반도체소자의 소자 격리방법 | |
| JPS6165447A (ja) | 半導体装置の製造方法 | |
| JPH05335407A (ja) | 半導体装置の製造方法 | |
| KR19990021370A (ko) | 반도체 장치의 소자 분리 방법 | |
| JPH01162351A (ja) | 半導体装置の製造方法 | |
| JPH0260213B2 (ja) | ||
| JPS58170012A (ja) | 半導体装置の製造方法 | |
| JPH0766277A (ja) | 素子分離方法及び半導体装置 | |
| JPS59132624A (ja) | 半導体装置の製造方法 | |
| JPH0443663A (ja) | 半導体装置およびその製造方法 | |
| KR19980053673A (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| JPS60251640A (ja) | 半導体装置およびその製造方法 | |
| JPS5918655A (ja) | 半導体装置の製造方法 | |
| JPH05198571A (ja) | 半導体装置及びその製造方法 | |
| JPH0298933A (ja) | 半導体装置の製造方法 | |
| JPS6353946A (ja) | 半導体装置の製造方法 | |
| JPS6046046A (ja) | 半導体装置の製造方法 | |
| JPH04199847A (ja) | 半導体装置及びその製造方法 |