JPH0161264B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は光学分離を用いる固体スイツチング
装置に関するものである。応用および電力レベル
次第で、これらの装置は固体リレー（SSR）また
はアナログ・スイツチとして特徴づけられる。本
発明では、電界効果トランジスタ（FET）技術
はある光電子装置とのみ組み合わされたり、電磁
装置によつて補われたりして、すぐれたスイツチ
ング特性を達成するとともに、安価な大量生産に
適した組立手段を与える。

（従来の技術） 電子工業、特に近代電気通信において、負荷回
路から異なる電圧レベルで作動する制御回路を備
えることは普通である。例えば、5VDCのコンピ
ユータ論理回路から120VAC工業用機械または
48VDC電話装置を作動させることは普通である。

その結果、２つの回路を構造上接続しないで、
すなわち分離したまま、かかる異なる電圧基準間
でデータまたは制御信号を転送する必要が生じ
る。

開発途上の1960年代および1970年代の技術水準
では、分離機能は次第に小形化のきびしい基準、
反復条件下での長寿命、および低い作動電力に向
けられた。これらの要求の大部分を満足する下記
の４種類の分離形スイツチング素子がある。

(a) 光学結合器 これらは一般に、発光器としてLEDを用い、
センサとしていろいろな半導体形式を用いる低
電流（100mA未満）素子である。

(b) 光学分離を持つ固体リレー（SSR） これらは一般に、電力をスイツチする他の半
導体素子と組み合わせた内部光学結合器を用い
る。

(c) 変成器分離を持つ固体リレー。

(d) リード・リレー。

結合器の主目的は分離することだけであるが、
リード・リレーおよびSSRの目的は分離すること
だけではなく、電力利得をも供給することであ
る。

過去10年間に、分離器およびSSRはある程度の
完成および広範囲な承認を達成するにつれて、い
ろいろな制限が存在することも明白となつた。

例えば、結合器は一般に電流および電圧の面で
制限される。それらは通常、DC負荷に制限され
るとともに、特に誘導負荷をスイツチしたり過負
荷電流モードで作動するときに損害を受けやす
い。さらにそれらは、双極性半導体の使用により
約1Vの電圧オフセツトを示す。これは、1V未満
の電圧がスイツチされないこと、および可聴信号
がバイアスを使用せずに忠実に再生されないこと
を意味する。

SSRは大きな電力利得および分離を与えること
ができるが、それらは一般にACまたはDC用に設
計され、両用ではない。また、出力素子としてサ
イリスタを用いるAC負荷SSRは凝似ラツチアツ
プを受ける。どんな場合でも、かかるSSRはサイ
クル中にターン・オフされることは不可能であ
る。

リード・リレーは無効負荷による困難があり、
在来の機械リレーよりも高速ではあるが、それで
も固体スイツチよりは低速である。また、リー
ド・リレーは瞬時大きな電流または電圧をスイツ
チし得る程度に制限される。最後に、超高速スイ
ツチングでは、それらの機械寿命がきびしい制限
を受ける。

これらの制限により、電界効果トランジスタ
（FET）に対する注目が高まつている。最近の
FETは、重大な電圧オフセツトおよび熱無拘束
効果の欠如、極めて高い電力利得、VHFでの作
動能力、ならびに適当な条件の下でACまたDCを
同等に容易にスイツチし得る能力を与える。リレ
ー形機能を備えるFETスイツチの着想および関
連開発については、実に1955年にさかのぼり、そ
れ以来幾多の著名研究所によつて続けられてき
た。

20年以上のわたるこれらの多くの努力にもかか
わらず、光学付勢によるFET電力スイツチは、
ある一定の工業および電気通信用の個別原価なら
びに性能要求に合致しないので商業的に重要であ
ることが立証されなかつた。

（発明の目的） したがつて本発明の主な目的は、下記の点が可
能な、商業的に役立つ、光学分離式電力FETス
イツチを提供することである。

１ 低（mV）または高（300V以上）負荷電圧
で作動、 ２ 低（pA）または高（数Ａ以上）電流で作動、 ３ いずれかの極性のDCまたは最低100KHzまで
のACスイツチング（すなわちサブ・マイクロ
秒のスイツチング速度能力）、 ４ 擬似ラツチアツプ（サイリスタ使用の場合）
に対する耐性、 ５ 二次破壊（双極トランジスタ使用の場合）に
対する耐性、 ６ 広範囲にわたり制御し得るスイツチング速度
（スイツチング過度制御の場合）、 ７ 超低入力信号による作動、 ８ 高温での作動、 ９ 拡大された電流または電圧能力のために直列
あるいは並列アレイ状に容易に配列されるこ
と、 10 形式Ｃの機械リレーのブレーク・ビフオア・
メーク構造を再現すること、 11 リード・リレーの分離を得るように、 100ｍΩ以下でオン抵抗を、 10000MΩ以上でオフ抵抗を表わすこと。

本発明により、発光装置、例えばダイオード
（LED）チツプは光電装置、例えば集積センサ・
チツプに隣接して置かれる。LEDからの光によ
つて付勢された場合、光電装置は電圧源（最低
8Vの）となる。この電圧は電力MOSFETトラン
ジスタのソースおよびゲート間に加えられ、それ
によつてトランジスタのインピ−ダンスを何MΩ
から数Ωまで低下させる。光電集積回路チツプ
は、直列ストリングの端または中点に直列に接続
される16個のダイオードを含むことがある。低圧
MOSFETはユニツト全体のスイツチング速度を
増大するのに用いられる。

光はLEDから薄い透明な膜を介してセンサに
結合される。結合は屈折装置によつて行われる。
ダイオード・ストリングは光によつて付勢される
と、ダイオード当たり0.5Vを少し越える電圧を、
すなわち全部で8Vを少し上回る電圧を発生させ
る。

選択されたセンサ・チツプのサイズは、ほんの
数μAを流すに過ぎない。（もちろん、より大きな
チツプはより多くの電流を流し得る。）しかし、
これがFETのゲートを駆動するのに適している
のは、その入力インピ−ダンスが高いからであ
る。接合FETのソースおよびドレインは、セン
サと並列出力FETのソースおよびゲートとの両
端に接続される。センサが付勢されると、FET
はピンチ・オフされ、センサは出力チツプに全電
流を供給するようになる。光が除去されると、
FETはもはやピンチ・オフされず、低インピ−
ダンスに降下する。これは順次、出力装置のター
ンオフ時間を著しく速めるのに役立つ。

発光器は、簡単な拡散LEDよりも大きな輝度
を与える液体エピタキシ・ガリウムまたは砒化ガ
リウム・アルミニウムLEDによつて構成される。
センサ・ダイオード・アレイは誘導体分離法を用
いて組み立てられる。これは、在来の分離拡散集
積回路処理を用いた場合にいろいろなPN接合で
存在し得る寄生の光発生電圧を除去した。

出力段は１対の縦形導通、二重拡散のエンハン
スメントモードMOSチツプ（ときどき縦形
DMOSと言われる）から成る。デプリーシヨ
ン・モードのMOS出力チツプの使用は、光電チ
ツプによつて駆動されたときターン・オフする常
時オンのスイツチング装置を生じる。出力チツプ
は、高圧ACまたはDCをスイツチしたりブロツク
し得る２端子出力が作られるように、相互にかつ
センサ・チツプに関して接続される。

本発明の他の目的、特徴および利点は付図に関
する好適実施例の下記詳細な説明から明らかであ
る。

実施例 第1A図は約10mAの制御電流によつて付勢さ
れるLED、Ｌ−１が赤外線を発生し、それが集
積ダイオード・アレイ、Ｄ−Ｖ（例えば16個の直
列ダイオード）によつて同時に検出される本発明
の簡単な形を示す。第２図は結合方法を表わす。
参照符合２１，２２はそれぞれ光通路および基板
を表わす。Ｄ−Ｖの出力段は図示のとおり、
MOSFETQ−１のゲートおよびソースに接続さ
れる。Ｑ−１の断面図は第３図に示されている。
図中、３１はソースおよび本体を、３２はゲート
を、３３はドレインを表わす。Ｑ−１は
MOSFETのゲートとソースとの間の等価キヤパ
シタンスC_Eをもつている。このキヤパシタンス
は、0.0127cm×0.0127cm（0.050in.×0.050in.）大
のチツプで数ダースのピコフアラツド程度に相当
する。

Ｄ−Ｖが付勢されると、C_Eは約0.01016cm×
0.01016cm（0.040in.×0.040in.）大の選択された
センサ・チツプについて約1MΩであるＤ−Ｖ直
列等価抵抗R_Eを通つて、Ｄ−Ｖ発生電圧まで充
電する。

Ｑ−１のターン・オン時間は、Ｑ−１がその最
低のオン抵抗に近づくだけの高い電圧までC_Eが
充電するに要する時間である。この場合、２つの
R_E／C_E時定数はＱ−１のゲート電圧を6V以上に
するが、この値でＱ−１は本質的に完全にオンと
なる。第４図はオン抵抗に及ぼすゲート電圧の影
響を示す。

例えば、C_Eを充電してＱ−１をターン・オン
するのに約20μSから50μSかかる。Ｌ−１に対す
る信号が除去されると、Ｄ−Ｖは電圧の発生をや
める。しかし電荷はC_Eに残り、それによつて標
遊漏れ通路が結局C_Eを放電させるまで、Ｑ−１
をオンに保持する。放電には数秒かかるので、タ
ーンオフを促進する代替装置が常時要求される。

第１Ｂ図に示されるとおり数MΩのバイアス抵
抗器を置くとC_Eの放電は促進されるが、ター
ン・オン時間を増大させることになる。これは、
スイツチング速度が重視されない場合は受け入れ
られる。Ｒをさらに低い値に下げるとC_Eは理論
上20μSから50μSの間に放電されるが、不都合な
ことに、完全または適当なターン・オンが存在し
ない場合までＤ−Ｖを過度にロード・ダウンさせ
ることがある。

したがつて理想的な配列は、最小のバイアスで
ターン・オンの際に完全Ｄ−Ｖ電圧が加えられる
が、ターン・オフの間に最大バイアスが達成され
るような配列である。このような配列は、バイア
ス抵抗器がＰチヤンネルデプリーシヨン・モード
接合FET、Ｑ−２によつて置き替えられている
第１Ｃ図に示された本発明の実施例で与えられ
る。

第２ダイオード・アレイ、Ｄ−V₂はＱ−２の
ゲートに接続されている。デプリーシヨン・モー
ドFETであるＱ−２は通常低インピ−ダンス状
態であり、1000Ωをかなり下回る。Ｌ−１がＤ−
V₂を付勢すると、Ｑ−２はそのゲートでＤ−V₂
の全電圧を見て、それによりＱ−２は速やかに高
インピ−ダンスに「ピンチ・オフ」され、したが
つてターン・オン時間が増大される。

Ｌ−１が消勢されると、Ｄ−V₂電圧は消滅し、
Ｑ−２はもはやピンチ・オフされず、低インピ−
ダンスまで降下し、それによつて急速なC_Eの放
電およびＱ−１のターン・オフが生じる。

なお、上記回路構成から明らかなように第１ダ
イオードアレイＤ−Ｖ及び第２ダイオードアレイ
Ｄ−V₂はＬ−１から発生した光を同時に受光す
ることが可能である。

ダイオード光起電力発生器、DVおよびＤ−V₂
およびFET、Ｑ−２は誘電分離を用いて同一チ
ツプ上に組み立てられる。各ダイオードは、１つ
のアノードから次のカソードまで至る表面相互接
続冶金を除き、次のダイオードから電気的に分離
される。各ダイオードを囲んでいる酸化物「タ
ブ」は、表面相互接続金属化による場合を除き各
ダイオードのＰ領域とＮ領域との間を除く電気相
互作用を防止する。

従来の集積回路拡散分離法によつて作られたか
かるアレイは、各分離接合で望ましくない光電作
用を生じ、所望の効果を打ち消す。誘電体法は完
全に近い分離を与え、個々のダイオード・チツプ
と組み合わされる多くの外部電線接続を不要にす
る。またそれは、Ｌ−１から光を受ける最大のダ
イオード素子集中配置をも与える。

第５図はダイオード５０およびＮチヤンネルバ
イアスFET、Ｑ−２の断面図を表わす（酸化物
分離されている）第１Ａ図、第１Ｂ図、および第
１Ｃ図は基本構造を表わすが、多くの実用に向く
本発明の一段と好適な実施例が第６図に示されて
いる。第６図の回路では、Ｄ−Ｖにより発生され
た電圧は、ソースとソースが接続されるＱ−１お
よびＱ−２のゲートならびにソースに同時に加え
られる。作動の際、Ｑ−１およびＱ−２はおのお
の一方向で電圧をブロツクし得るが、逆方向では
約1Vにしか耐えられない。しかし第６図では、
Ｑ−１またはＱ−２のどちらか一方は必ず完全ブ
ロツク・モードであり、それによつて極性にかか
わらず負荷電圧がブロツクされる。

縦形DMOS構造物では、導電率は負荷電圧の
極性によつて変調される。したがつて比較的高い
AC負荷電圧ではＱ−１またはＱ−２は大部分の
ブロツキング要求を満足するが、いずれもＬ−１
信号で低インピ−ダンスまで降下する。次に、最
終のオン抵抗はＱ−１とＱ−２との和である。

この方法では、切換・ダイオードは不要であ
り、したがつて電圧オフセツト無しの理想条件が
保たれる。切換・ダイオードがないことは、消費
電力および信号ひずみが最小になることを表わ
す。さらに、高圧AC（300V超過）スイツチング
が達成される。（シヨツトキー）または金拡散形
の低い順方向電圧降下を行こす切換ダイオード
は、いまのところ高圧、低漏れ型には使用されて
いない。

Ｑ−２のようなデプリーシヨン・モードFET
の使用は、ターン・オフを増大し得ることが認め
られている。また、第７図のような光電付勢形
FET、Ｑ−２の追加が下記のとおりターン・オ
ン速度を増すことも認められる。

Ｌ−１はＤ−Ｖを同時に付勢するように配列さ
れている。Ｑ−２のインピ−ダンスが減少する
と、Ｑ−１のゲート・キヤパシタンスはＱ−２を
通つて所定電圧に向つて急に充電し始める。Ｑ−
２の入力キヤパシタンスはＱ−１のそれよりもず
つと小さく、ターン・オン速度の増大に等しい大
きさだけ小さい。Ｑ−２は無視できる電流を処理
するので、そのチツプはＱ−１のチツプよりずつ
と小さく、したがつて形状に関係するキヤパシタ
ンスをほとんどなくすことができる。

その結果、Ｑ−１ゲート・キヤパシタンスが急
速に充電され、ターン・オンがより速くなり、し
たがつて高インピ−ダンスＤ−Ｖ電圧源により直
接ゲート・キヤパシタンスが充電されない。

ターン・オン用の装置およびターン・オフ用の
第１Ｃ図の装置により、1MHzを越える周波数で
作動し得る双方向、無ひずみAC電力増幅器また
はスイツチを組み立てることができる。

サイリスタと違つて、スイツチは再生機構を示
さず、したがつて過渡電圧によつてラツチ・オン
されない。

縦形DMOS技術によつて、誘電分離法を用い
て単チツプ上にLEDを除くすべての素子を集積
することができる。単一チツプには光電ダイオー
ド（第７図）が含まれる。

第８図の回路は独得な構造を有し、その変成作
用は超高速ターン・オンおよびターン・オフ時間
を得るように分離光電駆動方式を増強する。

第８図の回路では、LEDはパルス変成器Ｔ−
１の一次側と並列に接続されている。入力信号が
正レベルまで急上昇すると、LED−１が照射さ
れる。これによつて電圧発生器Ｄ−ＶはC_Eを充
電し始め、順次Ｑ−１はC_EおよびV_Gの内部等価
抵抗の時定数に比較し得る時間内にターン・オン
される。

しかし入力信号の上昇は、順バイアスされたツ
エナーダイオードD_Zを通してC_Eを急速に充電す
る正パルスとして、Ｔ−１の二次側に見られる。
入力信号がいつたん休止状態に達すると、Ｔ−１
の二次側の正パルスは消えるが、C_Eの電荷はＤ
−Ｖによつて保たれる。

入力信号がゼロまで低下すると、Ｌ−１はその
照明が消え、Ｄ−Ｖは利用できる漏れ通路を通
し、またはそれが接続された場合はゲート対ソー
スのバイアス抵抗器を通して放電する。この条件
の下におけるターン・オフ時間は、ある応用では
過多となる。

変成器増強により、入力信号の損失およびＴ−
１の一次電流の休止はＬ−１の出力を中止させる
だけではなく、Ｔ−１の二次側に負パルスを生ぜ
しめ、それによつてD_Zを逆方向にブレイクオー
バーし、Ｑ−１のゲートを効果的に接地する。そ
の結果、C_Eは放電され、超高速Ｑ−１を急速に
ターン・オフにする。

ツエナー・ダイオードが光電発生器の電圧にほ
ぼ等しい電圧で規定されること、およびＴ−１の
二次側、特にターン・オフに現われる電圧D_Zの
ブレイクダウン電圧より大であることが第８図の
回路に望まれる。

その結果、ナノ秒の数100倍またはそれより良
好なスイツチング速度を持つ磁気および光学分離
式スイツチが得られる。Ｔ−１はスイツチングの
間のみ必要とされかつオン時間中Ｄ−Ｖに依存す
るので、Ｔ−１はかなり小型化し得る。

いろいろな先行技術において、発振器を作動さ
せるのにDC電圧が用いられると説明されてきた。
発振器の高周波出力は変成器結合され、整流さ
れ、ろ過されて、トランジスタのベースまたは
FETのゲートに加えられ、それをターン・オン
する。

しかしこのような方法は複雑であり、特に低レ
ベルまたは高周波信号をスイツチするときに望ま
しくない発振信号を共にフイルタ誘導遅延を招
く。

第１図、第６図、第７図および第８図の回路
は、スプリアス信号またはうなり周波数の危険の
ない簡潔化されたスイツチングを提供する。

組立ての主な方法は厚膜ハイブリツド回路技術
に基づくが、前述の回路の変形はLEDを除き、
単一の集積回路チツプの上に、特に誘電体分離技
術によつて、全部容易に組み立てられる。LED
を使用するICも処理方法の現在の知識と両立し
得るが、まだ経済的に実用可能ではない。例えば
このようなチツプは、現在実用されているシリコ
ンで処理されたダイオードおよびFETで組み立
てられるのではなく、砒化ガリウムで作られたす
べての素子で組み立てられる。

光起電力ダイオードの配列を付勢させる場合に
十分考慮すべきことは、最大出力電流が直列状態
のリース照射されたダイオードによつて作られる
電流より大であつてはならないことである。直列
接続されたダイオードの簡単なマトリツクス（第
９図）において、LEDから最も遠いダイオード
は制限要素となる。第９図において、９１は16個
の光起電力ダイオードの配列を、９２はLEDを、
９３は基板を表わす。比較し得る効率（照射され
た状態での比較し得るインピ−ダンス）につい
て、ダイオード面積はLEDからの距離が増大す
るにつれて大きくなるはずである。

次に、光起電力ダイオードの直列接続に最適な
構造は第１０Ａ図から１０Ｃ図の「荷馬車の車
輪」構造であり、LEDはすべてのダイオードを
等しく照射するように中央に置かれる。図中、１
０１はダイオードを１０２は屈折膜を表わす。半
球形屈折膜と組み合わされる荷馬車の車輪状の表
面形状は、各ダイオードの全表面を横切るLED
半球形放射バターンに最大の応答を与える。

第１１図は、スイツチング素子がデプリーシヨ
ン・モードのＶ−MOSチツプであるACまたは
DCをスイツチし得るかかる回路を示す。端子１
−２間に入力制御信号が印加される。バイアス抵
抗器Ｒ−１およびＲ−２は、5MΩを越えるよう
に選択される。結果は、光電発生器DV−１また
はDV−２が付勢されるとき、ターン・オフが最
小分路抵抗のために高速となる。ターン・オンの
ほうが低速であるのは、MOSFETのゲート・キ
ヤパシタンスの放電がより大きなバイアス抵抗の
値を通してゆつくり行われるからである。

図示の回路において、LED、Ｌ−１は常時オ
ンであり、それによつてＱ−２およびＱ−３はオ
フ状態に保たれる。制御信号が端子１に加えられ
ると、Ｑ−１は飽和状態になり、それによつてＬ
−１の回りに電流が分路される。Ｑ−１のベース
電流はＬ−２を通り、したがつてＱ−２およびＱ
−３がターン・オンする前にＱ−４ならびにＱ−
５を速やかにターン・オフする。制御信号が除去
されると、Ｌ−１はＱ−４およびＱ−５がター
ン・オンする前にＱ−２ならびにＱ−３の速やか
なターン・オフを開始させる。

第１１Ａ図は、第１１図に示されたような構造
の回路の等価回路を示す。

当業者は上述の開示の利益をいつたん与えられ
ると、本発明の構想内でここに説明された特定の
実施例の多くの他の使用および変形、ならびに上
記実施例からの変形を作り得ることは明白であ
る。したがつて、本発明はここに開示されかつ特
許請求の範囲によつてのみ制限される装置および
方法にあつたり、それによつて処理されるすべて
の新しい特徴ならびに新しい特徴の組合せを含む
ものと解釈すべきである。

以上、説明したように本願発明によれば、第１
及び第２の直列ダイオードアレイが固体発光手段
から発生した光を同時に受光するようにした。こ
れにより１つの電流源でリレー回路を構成するこ
とができるので回路構成が簡単になるとともにバ
イアス電圧の制御が容易になる。

また、JFETが低インピ−ダンスのときに、
DMOSFETに対して最大ターンオフバイアスを
供給し、前記JFETが高インピ−ダンスのときに
前記DMOSFETに対してターンオンバイアスを
供給しているので光結合されたリレーを速やかに
ターンオフ及びターンオンすることが可能にな
る。

更にDMOSFETを出力段に用い、デイプレツ
シヨンモードJFETをバイアストランジスタとし
て用いているので高電力利得を得ることができ
る。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図、第６図、第７
図、第８図、および第１１図は本発明の好適実施
例の回路図、第２図、第３図、第５図、第９図、
第１０Ａ図、第１０Ｂ図、および第１０Ｃ図は前
記回路の１つ以上に使用される構造物の平面図ま
たは断面図、第４図は本発明の作動例の電圧対オ
ン抵抗の関係図、第１１Ａ図は第１１図の回路の
等価回路図である。

Claims (1)

1. 【特許請求の範囲】 １ 光学的に結合された固体リレーであつて： (a)固体発光手段と、(b)前記固体発光手段から同
   時に受光するように設けられかつ該発光手段によ
   り光学的に制御可能である第１及び第２の直列ダ
   イオードアレイをそれぞれ有する主および従・固
   体・光検出手段と、(c)出力端子手段と、(d)ゲート
   電極、ソース電極及びドレイン電極により出力
   FETのリレースイツチを構成するDMOSFETで
   あつて、そのソース電極とドレイン電極は前記出
   力端子手段に接続され、そのソース電極とゲート
   電極は直接前記第１のダイオードアレイの両端部
   に接続されたDMOSFETと、(e)ソース電極、ド
   レイン電極及びゲート電極を有したデイプレツシ
   ヨンモード接合FET（JFET）であつて、前記
   JFETのソース電極及びドレイン電極は前記
   DMOSFETのゲート電極及びソース電極に接続
   され、前記JFETのゲート電極とソース電極は第
   ２のダイオードアレイの両端部に接続され、前記
   JFETは低インピ−ダンスのときに前記
   DMOSFETに対して最大ターンオフバイアスを
   供給し、JFETのそのような低インピ−ダンス状
   態は第２のダイオードアレイが受光していないと
   きに発生し、また前記JFETは高インピ−ダンス
   のときに前記DMOSFETに対してターンオンバ
   イアスを供給しそのような高インピ−ダンス状態
   は第２のダイオードアレイが受光するときに発生
   するデイプレツシヨンモード接合FET（JFET）
   と、を備えたことを特徴とする固体リレー。