JPH02105540A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02105540A JPH02105540A JP63258487A JP25848788A JPH02105540A JP H02105540 A JPH02105540 A JP H02105540A JP 63258487 A JP63258487 A JP 63258487A JP 25848788 A JP25848788 A JP 25848788A JP H02105540 A JPH02105540 A JP H02105540A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に超高周波用
の半導体装置の製造方法に関する。
の半導体装置の製造方法に関する。
半絶縁性基板上に形成された半導体装置、例えば、半絶
縁性基板上のｎ型ＧａＡｓ半導体層を能動層とする半導
体装置は、超高速・超高周波半導体装置として種々開発
されている。かかる超高周波超高速半導体装置としては
、第４図にその断面形状を示すＧａＡｓ電界効果トラン
ジスタ（以下Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
と記す）が最も一般的であり、広く開発され、応用され
ている。
縁性基板上のｎ型ＧａＡｓ半導体層を能動層とする半導
体装置は、超高速・超高周波半導体装置として種々開発
されている。かかる超高周波超高速半導体装置としては
、第４図にその断面形状を示すＧａＡｓ電界効果トラン
ジスタ（以下Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
と記す）が最も一般的であり、広く開発され、応用され
ている。
第４図に示すように、半絶縁性ＧａＡｓ基板１の上にＳ
ｉ＋イオンを加速エネルギー１５０ｋｅＶ、ドーズ量１
×１０１〜１２でイオン注入したｎ型ＧａＡｓ能動層２
を設け、ｎ型ＧａＡｓ能動層２の上にＡ１１等のｎ型Ｇ
ａＡｓ能動Ｎ２とショットキー接触を有するゲート電極
９と、ｎ型ＧａＡｓ能動層２とオーム性接触をなすＡｕ
−Ｇｅ合金等のソース電極１０及びドレイン電極１２
とをそれぞれ設けてＧａＡｓＭＥＳＦＥＴを構成する。
ｉ＋イオンを加速エネルギー１５０ｋｅＶ、ドーズ量１
×１０１〜１２でイオン注入したｎ型ＧａＡｓ能動層２
を設け、ｎ型ＧａＡｓ能動層２の上にＡ１１等のｎ型Ｇ
ａＡｓ能動Ｎ２とショットキー接触を有するゲート電極
９と、ｎ型ＧａＡｓ能動層２とオーム性接触をなすＡｕ
−Ｇｅ合金等のソース電極１０及びドレイン電極１２
とをそれぞれ設けてＧａＡｓＭＥＳＦＥＴを構成する。
かかる半導体装置においては、ゲート・ソース間の寄生
抵抗（以下Ｒｓと記す）がその性能に大きく影響するこ
とから、いかにしてＲｓを低減させた構造にするかが装
置設計上の重要なポイントになっている。Ｒｓを低減さ
せる方法としては、第５図のごとくゲート電極の近傍ま
で高濃度不純物を導入した低抵抗層１２を有する構造、
あるいは第６図のごとく、ゲート電極部を掘り込みゲー
ト・ソース間を相対的に厚くした構造（リセスゲート構
造ＦＥＴ）が有る。これらのうち第６図のりセスゲート
構造ＦＥＴは、製造方法が比較的簡単なうえ、ゲート耐
圧、トレイン耐圧も良好なことから特にマイクロ波帯で
使用されるマイクロ波ＧａＡｓＭＥＳＦＥＴの基本構造
としてよく用いられている構造である。
抵抗（以下Ｒｓと記す）がその性能に大きく影響するこ
とから、いかにしてＲｓを低減させた構造にするかが装
置設計上の重要なポイントになっている。Ｒｓを低減さ
せる方法としては、第５図のごとくゲート電極の近傍ま
で高濃度不純物を導入した低抵抗層１２を有する構造、
あるいは第６図のごとく、ゲート電極部を掘り込みゲー
ト・ソース間を相対的に厚くした構造（リセスゲート構
造ＦＥＴ）が有る。これらのうち第６図のりセスゲート
構造ＦＥＴは、製造方法が比較的簡単なうえ、ゲート耐
圧、トレイン耐圧も良好なことから特にマイクロ波帯で
使用されるマイクロ波ＧａＡｓＭＥＳＦＥＴの基本構造
としてよく用いられている構造である。
本構造の最も一般的な製造方法を説明するための工程順
に示した半導体チップの断面図を第７図（ａ）〜（ｄ）
に示す。
に示した半導体チップの断面図を第７図（ａ）〜（ｄ）
に示す。
第７図（ａ＞に示すように、半絶縁性ＧａＡｓ基板１の
上にｎ型ＧａＡｓ能動層２を形成した後、絶縁膜例えば
５ｉ０２膜３を０．５μｍの厚さに堆積し、５ｉ０２膜
３の上にゲート電極を形成すべくバターニングされたホ
トレジスト膜１３を形成する。
上にｎ型ＧａＡｓ能動層２を形成した後、絶縁膜例えば
５ｉ０２膜３を０．５μｍの厚さに堆積し、５ｉ０２膜
３の上にゲート電極を形成すべくバターニングされたホ
トレジスト膜１３を形成する。
次に、第７図（ｂ）に示すように、ホトレジスト［１３
をマスクとして５ｉｏ２ＪｌＫを例えば希フッ酸を用い
たエツチングにより開口部４を形成し、更に例えばＨ２
ＳＯ，＋Ｈ２０＋Ｈ２Ｏ２の混合液により、開口部４の
ｎをＧａＡｓ能動層表面をエツチングして所定量だけ掘
り込みリセス部５を形成する。
をマスクとして５ｉｏ２ＪｌＫを例えば希フッ酸を用い
たエツチングにより開口部４を形成し、更に例えばＨ２
ＳＯ，＋Ｈ２０＋Ｈ２Ｏ２の混合液により、開口部４の
ｎをＧａＡｓ能動層表面をエツチングして所定量だけ掘
り込みリセス部５を形成する。
次に、第７図（Ｃ）に示すように、リセス部５を含む表
面にＡ１層８を０．５μｍの厚さに蒸着法により形成す
る。
面にＡ１層８を０．５μｍの厚さに蒸着法により形成す
る。
次に、第７図（ｄ）に示すように、リフトオフ法により
ホトレジストＪＩ１１３及びホトレジスト膜１３上のＡ
ｆＩ膜８を除去し、次いでＳｉｏ２膜３を除去してゲー
ト電極９を形成する０次に、ソース、ドレインの各電極
を通常の方法で形成すればリセスゲート構造ＦＥＴが実
現する。このようにして得られたＦＥＴにおいてはゲー
ト電極９の側面がリセス部５の壁面１４に付着するか、
あるいはリセス部５の壁面１４に近接して形成される。
ホトレジストＪＩ１１３及びホトレジスト膜１３上のＡ
ｆＩ膜８を除去し、次いでＳｉｏ２膜３を除去してゲー
ト電極９を形成する０次に、ソース、ドレインの各電極
を通常の方法で形成すればリセスゲート構造ＦＥＴが実
現する。このようにして得られたＦＥＴにおいてはゲー
ト電極９の側面がリセス部５の壁面１４に付着するか、
あるいはリセス部５の壁面１４に近接して形成される。
上述した従来の半導体装置は、ゲート電極の側面と能動
層のリセス部の側壁が密接あるいは近接しているので、
ゲート容量が増大したりさらにはゲート耐圧の低下が生
ずるという問題点がある。
層のリセス部の側壁が密接あるいは近接しているので、
ゲート容量が増大したりさらにはゲート耐圧の低下が生
ずるという問題点がある。
これを避ける方法としては、あらかじめリセス部を形成
しておき、その中に位置合わせ法によりゲート電極を形
成する方法が有るが、この場合にはリセス部の中央に再
現性良くゲート電極を形成することが困難であり、その
為に特性のバラツキ等が大きくなるという欠点があった
。
しておき、その中に位置合わせ法によりゲート電極を形
成する方法が有るが、この場合にはリセス部の中央に再
現性良くゲート電極を形成することが困難であり、その
為に特性のバラツキ等が大きくなるという欠点があった
。
本発明の半導体装置の製造方法は、半絶縁性基板上に形
成されたｎ型半導体能動層上に第１の物質層を堆積する
工程と、該第１の物質層の所定の領域に開口部を形成す
る工程と、前記開口部の前記ｎ型半導体能動層の表面を
エツチングしてリセス部を設ける工程と、前記リセス部
を含む表面に第２の物質層を堆積する工程と、基板に垂
直な方向から異方性ドライエツチングを施すことにより
前記第１の物質層の側面にのみ前記第２の物質層を残し
て側壁を形成し他の部分の前記第２の物質層を除去する
工程と、全面に金属膜を被着した後前記第１．第２の物
質層及び前記第１．第２の物質層の表面上の前記金属膜
を除去してゲート電極を形成する工程とを含んで構成さ
れる。
成されたｎ型半導体能動層上に第１の物質層を堆積する
工程と、該第１の物質層の所定の領域に開口部を形成す
る工程と、前記開口部の前記ｎ型半導体能動層の表面を
エツチングしてリセス部を設ける工程と、前記リセス部
を含む表面に第２の物質層を堆積する工程と、基板に垂
直な方向から異方性ドライエツチングを施すことにより
前記第１の物質層の側面にのみ前記第２の物質層を残し
て側壁を形成し他の部分の前記第２の物質層を除去する
工程と、全面に金属膜を被着した後前記第１．第２の物
質層及び前記第１．第２の物質層の表面上の前記金属膜
を除去してゲート電極を形成する工程とを含んで構成さ
れる。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｇ）は、本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図である
。
するための工程順に示した半導体チップの断面図である
。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１の上にＳｔ＋イオンを１５０ ｋ ｅ■の加速エネ
ルギーでＩ Ｘ １０ ”ｃｔｎ−２個注入してアニー
ルすることによりｎ型ＧａＡｓ能動層２を形成する。
板１の上にＳｔ＋イオンを１５０ ｋ ｅ■の加速エネ
ルギーでＩ Ｘ １０ ”ｃｔｎ−２個注入してアニー
ルすることによりｎ型ＧａＡｓ能動層２を形成する。
次に、第１図（ｂ）に示すように、Ｓ ｉ Ｈ４を分解
したＣＶＤ法により５ｉ０２膜３を０．６μｍの厚さに
堆積し、通常のホトリソグラフィ技術を用いて開口部４
を形成する。ここで、開口部４の形成には希フッ酸を用
いることができる。開口部４の横方向長さは、例えば１
．５μｍである。
したＣＶＤ法により５ｉ０２膜３を０．６μｍの厚さに
堆積し、通常のホトリソグラフィ技術を用いて開口部４
を形成する。ここで、開口部４の形成には希フッ酸を用
いることができる。開口部４の横方向長さは、例えば１
．５μｍである。
次に、第１図（ｃ）に示すように、５ｉ０２膜３をマス
クとして開口部４のｎ型ＧａＡｓ能動層２の表面をＨｚ
Ｓ ０４ ： Ｈ２０□ ：Ｈ２０＝６０：１：３０
の混合液を用いて、０．２μｍの深さにエツチングし、
リセス部５を形成する。
クとして開口部４のｎ型ＧａＡｓ能動層２の表面をＨｚ
Ｓ ０４ ： Ｈ２０□ ：Ｈ２０＝６０：１：３０
の混合液を用いて、０．２μｍの深さにエツチングし、
リセス部５を形成する。
次に、第１図（ｄ）に示すように、リセス部５を含む表
面に前記と同様にして５ｉ０２膜６を０．５μｍの厚さ
に堆積する。
面に前記と同様にして５ｉ０２膜６を０．５μｍの厚さ
に堆積する。
次に、第１図（ｅ）に示すように、基板に対し垂直方向
から５ｉ０２膜６を異方性エツチング（エツチングガス
としてはＣＦ４が適当）し、側壁７を形成する。この時
側壁７の厚みは、０．４μｍとなっており、被着した５
ｉ０２膜６の厚みの８０％の厚さとなっている。ただし
、被着した５ｉ０２膜６の厚みと側壁７の厚みの比は、
被着した装置やエツチング装こ等にも依存するので実際
にはあらかじめ求めておく必要がある。
から５ｉ０２膜６を異方性エツチング（エツチングガス
としてはＣＦ４が適当）し、側壁７を形成する。この時
側壁７の厚みは、０．４μｍとなっており、被着した５
ｉ０２膜６の厚みの８０％の厚さとなっている。ただし
、被着した５ｉ０２膜６の厚みと側壁７の厚みの比は、
被着した装置やエツチング装こ等にも依存するので実際
にはあらかじめ求めておく必要がある。
第３図は、発明者によって測定された被着５ｉ０２膜６
の厚みと残置した側壁７の厚みの関係を示す。
の厚みと残置した側壁７の厚みの関係を示す。
次に、第１図（ｆ）に示すように、全面にＡｇ膜８を被
着する。
着する。
次に、第１図（ｇ＞に示すように、従来技術と同様の工
程により不要な部分のＡρ膜８及びＳ ｉ ０２膜３及
び側壁７を除去すればリセス部の中央に、かつリセス部
壁面から側壁７の厚み０．４μｍだけ隔ててゲート電極
９が形成される。この場合ゲート長は０．７μｍとなる
。次に、従来の方法と同様、ソース電極１０及びドレン
イン電極１１の各電極を形成して所望のＧａＡ ｓ Ｍ
Ｅ Ｓ Ｆ ＥＴを構成する。
程により不要な部分のＡρ膜８及びＳ ｉ ０２膜３及
び側壁７を除去すればリセス部の中央に、かつリセス部
壁面から側壁７の厚み０．４μｍだけ隔ててゲート電極
９が形成される。この場合ゲート長は０．７μｍとなる
。次に、従来の方法と同様、ソース電極１０及びドレン
イン電極１１の各電極を形成して所望のＧａＡ ｓ Ｍ
Ｅ Ｓ Ｆ ＥＴを構成する。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ＞に示すように、第１図（ａ）〜（ｅ）に示
す第１の実施例と同じ工程で側壁７を形成し、リセス部
５のｎ型ＧａＡｓ能動層２の表面を露出させる。
す第１の実施例と同じ工程で側壁７を形成し、リセス部
５のｎ型ＧａＡｓ能動層２の表面を露出させる。
次に、第２図（ｂ）に示すように、ｓｔｏｚＭ３及び側
壁７をマスクとしてリセス部５に露出したｎ型ＧａＡｓ
能動層２の表面を０．０３μｍの深さにエツチングして
２段目のリセス部を形成する。
壁７をマスクとしてリセス部５に露出したｎ型ＧａＡｓ
能動層２の表面を０．０３μｍの深さにエツチングして
２段目のリセス部を形成する。
次に、第２図（ｃ）に示すように、第１図（ｆ）〜（ｇ
）に示す第１の実施例と同じ工程を経れば、２段リセス
のＧａＡｓＭＥＳＦＥＴが実現できる。本方法において
は、リセス部５のｎ型ＧａＡｓ能動層２の表面を浅くエ
ツチングすることにより、ドライエツチングに伴う損傷
や汚染を除去できるという利点が有る。
）に示す第１の実施例と同じ工程を経れば、２段リセス
のＧａＡｓＭＥＳＦＥＴが実現できる。本方法において
は、リセス部５のｎ型ＧａＡｓ能動層２の表面を浅くエ
ツチングすることにより、ドライエツチングに伴う損傷
や汚染を除去できるという利点が有る。
以上説明したように本発明は、リセス部の側面に設けた
側壁を利用してリセス部の中央に自己整合的にゲート電
極を形成することにより、ゲート電極が精度良く形成で
き、高性能のＧａＡｓＭＥＳＦＥＴを再現性よく実現す
ることができるという効果がある。なお、本発明による
方法はＧａＡ ｓ ＭＥ Ｓ Ｆ ＥＴ以外の半導体装
置にも広く適用でき、同様の効果が得られる。
側壁を利用してリセス部の中央に自己整合的にゲート電
極を形成することにより、ゲート電極が精度良く形成で
き、高性能のＧａＡｓＭＥＳＦＥＴを再現性よく実現す
ることができるという効果がある。なお、本発明による
方法はＧａＡ ｓ ＭＥ Ｓ Ｆ ＥＴ以外の半導体装
置にも広く適用でき、同様の効果が得られる。
第１図（ａ）〜（ｇ）及び第２図（ａ）〜（ｃ）は本発
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図は本発明の被着した
ＳｉＯ２膜の厚さと側壁の厚さとの関係を示す図、第４
図乃至第６図は従来の半導体装置を説明するための半導
体チップの断面図、第７図（ａ）〜（ｄ）は従来の半導
体装置の製造方法を説明するための工程順に示した半導
体チップの断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ型ＧａＡｓ
能動層、３・・・ＳｉＯ□膜、４・・・開口部、５・・
・リセス部、６・・・ＳｉＯ２膜、７・・・側壁、８・
・・Ａ（膜、９・・・ゲート電極、１０・・・ソース電
極、１１・・・ドレイン電極、１２・・・低抵抗層、１
３・・・ホトレジスト膜、１４・・・壁面。
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図は本発明の被着した
ＳｉＯ２膜の厚さと側壁の厚さとの関係を示す図、第４
図乃至第６図は従来の半導体装置を説明するための半導
体チップの断面図、第７図（ａ）〜（ｄ）は従来の半導
体装置の製造方法を説明するための工程順に示した半導
体チップの断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ型ＧａＡｓ
能動層、３・・・ＳｉＯ□膜、４・・・開口部、５・・
・リセス部、６・・・ＳｉＯ２膜、７・・・側壁、８・
・・Ａ（膜、９・・・ゲート電極、１０・・・ソース電
極、１１・・・ドレイン電極、１２・・・低抵抗層、１
３・・・ホトレジスト膜、１４・・・壁面。
Claims (1)
- 半絶縁性基板上に形成されたｎ型半導体能動層上に第１
の物質層を堆積する工程と、該第１の物質層の所定の領
域に開口部を形成する工程と、前記開口部の前記ｎ型半
導体能動層の表面をエッチングしてリセス部を設ける工
程と、前記リセス部を含む表面に第２の物質層を堆積す
る工程と、基板に垂直な方向から異方性ドライエッチン
グを施すことにより前記第１の物質層の側面にのみ前記
第２の物質層を残して側壁を形成し他の部分の前記第２
の物質層を除去する工程と、全面に金属膜を被着した後
前記第１、第２の物質層及び前記第１、第２の物質層の
表面上の前記金属膜を除去してゲート電極を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258487A JPH02105540A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258487A JPH02105540A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105540A true JPH02105540A (ja) | 1990-04-18 |
Family
ID=17320892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258487A Pending JPH02105540A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3382191A1 (en) | 2017-03-27 | 2018-10-03 | Honda Motor Co., Ltd. | Intake passage structure |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772384A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| JPS58159381A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 半導体装置 |
| JPS59205765A (ja) * | 1983-05-09 | 1984-11-21 | Nec Corp | 半導体装置の製造方法 |
| JPS6223175A (ja) * | 1985-07-23 | 1987-01-31 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6254476A (ja) * | 1985-09-02 | 1987-03-10 | Nippon Telegr & Teleph Corp <Ntt> | 横形電界効果トランジスタ及びその製法 |
| JPS6377164A (ja) * | 1986-09-19 | 1988-04-07 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1988
- 1988-10-14 JP JP63258487A patent/JPH02105540A/ja active Pending
Patent Citations (6)
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|---|---|---|---|---|
| JPS5772384A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
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| EP3382191A1 (en) | 2017-03-27 | 2018-10-03 | Honda Motor Co., Ltd. | Intake passage structure |
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