JPH0210757A - 印刷配線板 - Google Patents

印刷配線板

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Publication number
JPH0210757A
JPH0210757A JP63161811A JP16181188A JPH0210757A JP H0210757 A JPH0210757 A JP H0210757A JP 63161811 A JP63161811 A JP 63161811A JP 16181188 A JP16181188 A JP 16181188A JP H0210757 A JPH0210757 A JP H0210757A
Authority
JP
Japan
Prior art keywords
printed wiring
wiring board
semiconductor chip
metal
thermal stress
Prior art date
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Pending
Application number
JP63161811A
Other languages
English (en)
Inventor
Tatsuji Nakai
中井 達司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP63161811A priority Critical patent/JPH0210757A/ja
Publication of JPH0210757A publication Critical patent/JPH0210757A/ja
Pending legal-status Critical Current

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    • H10W72/30Die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
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  • Structure Of Printed Boards (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は印刷配線板に半導体部品を実装する構造に関
するものである。
〔従来の技術〕
第3図は、従来の印刷配線板の実装構造を示す断面図で
、図において、(1)は半導体チップ、(2)は印刷配
線板、(3)は半導体チップ(1)と印刷配線板(2)
との間を電気接続するワイヤボンド部分、(4)は半導
体チップ(1)を印刷配線板(2)にダイボンドする接
着剤である。
次に動作について説明する。
半導体チップ(1)は高密度実装を実現するためパッケ
ージに入れず直接半導体チップ(1)全印刷配線板(2
月こ実装する。
半導体チップ(1)の電極から印刷配線板(2)の導体
部に、例えば25μm径の金線などでワイヤーボンドす
る。半導体チップ(1)を印刷配線板(2)に接着剤(
4)によりダイボンドする。半導体チップ(1)は通常
Siであり4 X 10−’℃−1の線膨張係数を有し
ており、印刷配線板(2]は20 X 10−’(3’
の線膨張係数を有する。この線膨張係数差により生じる
熱応力を吸収できる接着剤(4)を用いる。
〔発明が解決しようとする課題、〕
従来の印刷配線板の実装構造では半導体チップの大きさ
が1辺5間より大きくなると、熱応力による半導体チッ
プの割れや剥離、ダイボンド剤でのクラック、剥離など
が生じるなどの問題点がめった。
この発明は上記のような問題点を解消するためになされ
たもので、1辺5111以上の半導体チップを実装し熱
応力による割れ等の生じない昼信頼度の印刷配線板の実
装構造を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る印刷配線板の実装構造は半導体チップを
実装する印刷配線板の部分に所要の線膨張係数を有す金
属を設け、その上に半導体チップをダイボンドしたもの
である。
〔作用〕
この発明における印刷配線板の金属は半導体チップと印
刷配線板との間に介在することにより半導体チップに生
じる熱応力を抑えることができる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第1図において、(1)は半導体チップ、(2)は半導
体チップ(1)を実装する印刷配線板、(3)は半導体
チfノ+11と印刷配線板(2)との間を電気接続する
ワイヤボンド部分、(50よ所要の線膨張係数を有する
金属である。(6)は半導体チップ(1)を金属(5)
にダイボンドするための接着剤、(4)は金属(5)を
印刷配線板(2)に取付は固定するための接着剤である
半導体チップ(1)は通常2龍X2S11から1ouX
IO龍の寸法であり、これをパッケージに入れ実装して
いた。ところが、高密度実装の要求からパッケージを小
さくするか、図のように半導体チップのままで印刷配線
板(2)に実装するようになってきている。印刷配線板
(2)に、2〜l0XIO−’℃−1程度の線膨張係数
を有する、インパールアロイ42、コバールなどの金属
(5)を接着剤(4)などで取付ける。
つき゛に、半導体チップ(1)を金属(5)に接着剤な
ど(6)でダイボンドする。このように半導体チップ(
1)の線膨張係数が4x10 ”(3sであり、この値
に金属(5)の線膨張係数を近づけることにより、半導
体チップ(1)にがかる熱応力を抑えることができる。
金属(5)と印刷配線板(2)との間に熱応力は生じる
が金属(5)は機械的に安定しており、接着剤(4)に
よりゐ、6程度応力が吸収されるので各部位において剥
;碓やクラックなどの障害は生じない。
なお、1肥実施例では印刷配線板(2)を特殊な加工を
しない、構造とした場合を示したが、第2図に示すよう
な堀り込み;J造にすることもできる。
このように印刷配線板(2)に堀り込み部(7)を設け
た場合には、全体高さを第1図の実施例よりも低くする
ことができ、接着剤(4)の選定において、堀り込み部
(7)に接着剤が入れ易く、粘度の低い材料を使うこと
も可能となる。
〔発明の効果〕
以上のようにこの発明によれば、半導体チップにかかる
熱応力を抑えるように構成したので、LSIなどの半導
体チップを高信頼性で高密度実装ができる効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例による印刷配線板の構造断
面図、第2図はこの発明の他の実施例を示す印刷配線板
の構造断面図、第3図は従来の印刷配線板の構造断面図
である。 図において、(1)は半導体チップ、(2)は印刷配線
板、(3)はワイヤボンド部、(4)は接着剤、(5)
は金属、(6)は接着剤、(7)は堀り込み部を示す。 なお、図中、同一符号は同一、または相当部分を示す。 第1図 乙、撞着別 第2図 第3図

Claims (1)

    【特許請求の範囲】
  1. 半導体を実装する印刷配線板の半導体実装部分に所要の
    機械的特性を有する金属を設けたことを特徴とする印刷
    配線板。
JP63161811A 1988-06-28 1988-06-28 印刷配線板 Pending JPH0210757A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63161811A JPH0210757A (ja) 1988-06-28 1988-06-28 印刷配線板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63161811A JPH0210757A (ja) 1988-06-28 1988-06-28 印刷配線板

Publications (1)

Publication Number Publication Date
JPH0210757A true JPH0210757A (ja) 1990-01-16

Family

ID=15742362

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63161811A Pending JPH0210757A (ja) 1988-06-28 1988-06-28 印刷配線板

Country Status (1)

Country Link
JP (1) JPH0210757A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0546069U (ja) * 1991-11-21 1993-06-18 日本無線株式会社 高密度実装回路基板
US6320267B1 (en) * 1998-08-10 2001-11-20 Sony Corporation Bonding layer in a semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0546069U (ja) * 1991-11-21 1993-06-18 日本無線株式会社 高密度実装回路基板
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