JPH02137215A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH02137215A JPH02137215A JP63291295A JP29129588A JPH02137215A JP H02137215 A JPH02137215 A JP H02137215A JP 63291295 A JP63291295 A JP 63291295A JP 29129588 A JP29129588 A JP 29129588A JP H02137215 A JPH02137215 A JP H02137215A
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- JP
- Japan
- Prior art keywords
- substrate
- integrated circuit
- manufacturing
- processes
- codes
- Prior art date
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/101—Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/101—Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W46/201—Marks applied to devices, e.g. for alignment or identification located on the periphery of wafers, e.g. orientation notches or lot numbers
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造方法に関する。
従来の半導体集積回路の製造においては、半導体基板を
複数枚トレーにいれ、前記トレーを管理単位として各製
造工程を進めるという方法がとられている。同一トレー
に入った複数枚の半導体基板は、同時に処理され１つの
ロットを形成している。この時、通常は前記トレーに添
付した管理札を前記ロットの工程の位置を識別するより
どころとしている。また前記トレーの番号をその目的に
使用する場合もある。さらに自動化の進んだ工場では、
半導体基板上に基板識別用のコードをマークし、このコ
ードを管理のよりどころとする場合もある。
複数枚トレーにいれ、前記トレーを管理単位として各製
造工程を進めるという方法がとられている。同一トレー
に入った複数枚の半導体基板は、同時に処理され１つの
ロットを形成している。この時、通常は前記トレーに添
付した管理札を前記ロットの工程の位置を識別するより
どころとしている。また前記トレーの番号をその目的に
使用する場合もある。さらに自動化の進んだ工場では、
半導体基板上に基板識別用のコードをマークし、このコ
ードを管理のよりどころとする場合もある。
管理札を使用する場合は前記ロットの処理されるべき工
程手順や処理条件は管理札に直接記述されている。作業
者は処理すべきロット（半導体基板の入ったトレーと管
理札）を受は取ると、この管理札を見ることによりその
処理条件を知り、基板を処理し工程の処理終了時に該当
工程が終了したことを管理札上に記録する。そして管理
札から次の工程の処理設備を知りロットを次工程に送る
。
程手順や処理条件は管理札に直接記述されている。作業
者は処理すべきロット（半導体基板の入ったトレーと管
理札）を受は取ると、この管理札を見ることによりその
処理条件を知り、基板を処理し工程の処理終了時に該当
工程が終了したことを管理札上に記録する。そして管理
札から次の工程の処理設備を知りロットを次工程に送る
。
一方トレーの番号や、半導体基板上にマークされたコー
ドを使用する場合は、処理されるべき工程手順や処理条
件、現在の工程位置などすべての製造ラインを制御する
ホスト計算機上に記録し、作業者はこれと対話すること
で処理条件を知り、処理を進めてゆく。
ドを使用する場合は、処理されるべき工程手順や処理条
件、現在の工程位置などすべての製造ラインを制御する
ホスト計算機上に記録し、作業者はこれと対話すること
で処理条件を知り、処理を進めてゆく。
上述した従来の半導体集積回路の製造方法は、管理孔に
よるもの及びトレーの番号による場合には、半導体基板
との対応が必ずしも保証されているとは限らず、作業者
の作業ミスや製造設備の故障などでしばしば対応関係が
ずれてしまう。これは半導体集積回路の製造工程は、異
なった工程で同一の設備を何度も使用すること、製造設
備は同時に多量の半導体基板を処理するため、複数のロ
ットが同時に設備に入って処理されること、設備で処理
するときには運搬用のトレーから専用のトレーに移し替
えること、などが主な原因となっている。またトレーの
番号や、半導体基板自体に書かれた識別コードを用い、
製造ラインのホスト計算機で管理する場合、計算機のマ
シンダウンは前もって予測不可能であり、計算機上のデ
ータと実物の不一致は避けられないものである。これに
よりロットの現工程が不明になるというトラブルが発生
する。また専用ＬＳＩ（いわゆるカスタムＬＳＩ）では
、多品種小量生産が要求されており、−左半導体基板の
口径は大型化する一方であり、−度の生産で必要とされ
る半導体基板の枚数は減少しロット数は増大する一方で
ある。このような状況においては従来のように管理孔や
トレーの番号による管理は、管理が複雑になり、その点
からもミスが入りやすくなっている。
よるもの及びトレーの番号による場合には、半導体基板
との対応が必ずしも保証されているとは限らず、作業者
の作業ミスや製造設備の故障などでしばしば対応関係が
ずれてしまう。これは半導体集積回路の製造工程は、異
なった工程で同一の設備を何度も使用すること、製造設
備は同時に多量の半導体基板を処理するため、複数のロ
ットが同時に設備に入って処理されること、設備で処理
するときには運搬用のトレーから専用のトレーに移し替
えること、などが主な原因となっている。またトレーの
番号や、半導体基板自体に書かれた識別コードを用い、
製造ラインのホスト計算機で管理する場合、計算機のマ
シンダウンは前もって予測不可能であり、計算機上のデ
ータと実物の不一致は避けられないものである。これに
よりロットの現工程が不明になるというトラブルが発生
する。また専用ＬＳＩ（いわゆるカスタムＬＳＩ）では
、多品種小量生産が要求されており、−左半導体基板の
口径は大型化する一方であり、−度の生産で必要とされ
る半導体基板の枚数は減少しロット数は増大する一方で
ある。このような状況においては従来のように管理孔や
トレーの番号による管理は、管理が複雑になり、その点
からもミスが入りやすくなっている。
本発明の半導体集積回路の製造方法は、処理する半導体
基板上に少なくとも２工程以上の当該集積回路の製造工
程の処理設備及び処理条件を示す文字または記号を当該
工程の実行以前に刻印し、該当する工程の終了時に該文
字または記号をチェックオフする手段を有している。
基板上に少なくとも２工程以上の当該集積回路の製造工
程の処理設備及び処理条件を示す文字または記号を当該
工程の実行以前に刻印し、該当する工程の終了時に該文
字または記号をチェックオフする手段を有している。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の第１の実施例を示す半
導体基板の平面図及び部分拡大平面図である。代表的な
半導体集積回路の製造工程であるＳｉを用いたＣＭＯＳ
の製造工程では工程数は約３００工程、使用設備は約４
０設備、各設備毎の処理条件は各設備毎に数条性〜数十
条件多くても９９条件以下である。このため設備を表す
コードは２桁、条件を示すコードも２桁で十分である。
導体基板の平面図及び部分拡大平面図である。代表的な
半導体集積回路の製造工程であるＳｉを用いたＣＭＯＳ
の製造工程では工程数は約３００工程、使用設備は約４
０設備、各設備毎の処理条件は各設備毎に数条性〜数十
条件多くても９９条件以下である。このため設備を表す
コードは２桁、条件を示すコードも２桁で十分である。
従って採用するコードは４桁とし上２桁を設備コード、
下２桁を条件コードとする。これにより第２図（ａ＞に
示す例のようにコード“１７２０”は、１７が高電流イ
オン注入装置、２０はボロンを５０ｋｅＶで２ Ｘ １
０１５ｃｒａ−２注入するといったように使うことがで
きる。本実施例では６インチのＳｉ基板を用いる。この
場合周囲具は４７８ 、７７＋ｎｍ 。
下２桁を条件コードとする。これにより第２図（ａ＞に
示す例のようにコード“１７２０”は、１７が高電流イ
オン注入装置、２０はボロンを５０ｋｅＶで２ Ｘ １
０１５ｃｒａ−２注入するといったように使うことがで
きる。本実施例では６インチのＳｉ基板を用いる。この
場合周囲具は４７８ 、７７＋ｎｍ 。
５ｍｍ内側の円周は４４７．３６ｍｍである。３００工
程すべて半導体基板上に書くとする。使用する文字はＳ
Ｅ Ｍ Ｉ （Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｅｑｕ
ｉｐｍｅｎｔ ａｎｄＭａｔｅｒｉａｌｓ Ｉｎ５ｔｉ
ｔｕｔｅ ）の標準文字とする。第２図（ａ）はこの文
字を拡大して書いたものであり、実際の寸法は第２［］
（ｂ）にＳＥＭＩ文字の外枠を用いて示すように幅が０
、４０６±０・０２５ｍｍ、高さが０．８１２±０．
０．２５ｍｍ、ピッチは０．７１±０．０２５ ｍｍで
ある。従って４桁のコードは２．５３６ｍｍ Ｘ ０．
８１２ｍｍで書くことができ、第１図に示すように５ｍ
ｍ内側の周と基板外周との間に、内側の周に接するよう
に放射状に本コードを工程順に書くと、間隔は０．３０
４ ｍｍであるから、内周側のピッチは帆８１２＋０．
３０４−１．１１６ （ｍｍ）となり、３００工程で
は１．１１６ Ｘ ３００ ＝ ３３４．８ｍｍで書く
ことができ、充分に基板の表面外周上に書くことが可能
である。
程すべて半導体基板上に書くとする。使用する文字はＳ
Ｅ Ｍ Ｉ （Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｅｑｕ
ｉｐｍｅｎｔ ａｎｄＭａｔｅｒｉａｌｓ Ｉｎ５ｔｉ
ｔｕｔｅ ）の標準文字とする。第２図（ａ）はこの文
字を拡大して書いたものであり、実際の寸法は第２［］
（ｂ）にＳＥＭＩ文字の外枠を用いて示すように幅が０
、４０６±０・０２５ｍｍ、高さが０．８１２±０．
０．２５ｍｍ、ピッチは０．７１±０．０２５ ｍｍで
ある。従って４桁のコードは２．５３６ｍｍ Ｘ ０．
８１２ｍｍで書くことができ、第１図に示すように５ｍ
ｍ内側の周と基板外周との間に、内側の周に接するよう
に放射状に本コードを工程順に書くと、間隔は０．３０
４ ｍｍであるから、内周側のピッチは帆８１２＋０．
３０４−１．１１６ （ｍｍ）となり、３００工程で
は１．１１６ Ｘ ３００ ＝ ３３４．８ｍｍで書く
ことができ、充分に基板の表面外周上に書くことが可能
である。
また本実施例では半導体基板のオリエンテーションフラ
ット上基板内５ｍｍの位置には品名を８桁で記入してい
る。これは設備が露光機の場合に、その品名と工程順か
ら使用するマスクを知ることができるからである。
ット上基板内５ｍｍの位置には品名を８桁で記入してい
る。これは設備が露光機の場合に、その品名と工程順か
ら使用するマスクを知ることができるからである。
処理工程が一工程終了する毎に、該当コードをチェック
オフしてゆく。このチェックオフ及び最初の工程順のコ
ードのマークにはレーザマーカーを使用する。処理条件
のコードと実際の処理条件の詳細の対応は、該当設備の
コントローラに記憶させておけばよい。
オフしてゆく。このチェックオフ及び最初の工程順のコ
ードのマークにはレーザマーカーを使用する。処理条件
のコードと実際の処理条件の詳細の対応は、該当設備の
コントローラに記憶させておけばよい。
第１の実施例では、全工程を書きかつチェックオフして
いたが、第２の実施例ではイオン注入、熱処理工程など
のパターンとして残らない工程でかつ再度処理の不可能
な工程にのみ本発明の適用する。
いたが、第２の実施例ではイオン注入、熱処理工程など
のパターンとして残らない工程でかつ再度処理の不可能
な工程にのみ本発明の適用する。
半導体集積回路の製造工程では水洗や洗浄などのように
再度処理をしてもよい工程や、ＰＲ工程、エツチング工
程などのように基板上に形成されたパターンを見ること
でその工程が終了したか否かが判定できる工程がある。
再度処理をしてもよい工程や、ＰＲ工程、エツチング工
程などのように基板上に形成されたパターンを見ること
でその工程が終了したか否かが判定できる工程がある。
このような工程には従来と同様の管理を行い、イオン注
入、熱処理工程には本方法を適用する。基板上にマーク
するコードやそのマーク方法などは第１の実施例と同様
とする。こうすることにより、全工程基板上の該当コー
ドをその都度チェックオフする必要がなくなり、かつ該
当基板の工程位置が不明となる事故をなくすことができ
る。
入、熱処理工程には本方法を適用する。基板上にマーク
するコードやそのマーク方法などは第１の実施例と同様
とする。こうすることにより、全工程基板上の該当コー
ドをその都度チェックオフする必要がなくなり、かつ該
当基板の工程位置が不明となる事故をなくすことができ
る。
以上述べたように、本発明によると製造しようとする半
導体基板そのものに直接処理設備、処理条件に対応した
コードを書くことにより２作業者に対してその基板の工
程手順上の位置を知らしめ、作業ミスをなくし、ひいて
は不良ロットを減少させることができる。実施例では半
導体基板へのマーキングは、レーザマーカを用いて説明
したが、他の方法例えば文字のマーキングは露光、エツ
チングによる方法、チェックオフはダイヤモンドポイン
トなどを使うといった方法でも有効である。、またマー
キングする文字はＳＥＭＩ文字を用いて説明したが他の
文字またはコードを用いても可能である。
導体基板そのものに直接処理設備、処理条件に対応した
コードを書くことにより２作業者に対してその基板の工
程手順上の位置を知らしめ、作業ミスをなくし、ひいて
は不良ロットを減少させることができる。実施例では半
導体基板へのマーキングは、レーザマーカを用いて説明
したが、他の方法例えば文字のマーキングは露光、エツ
チングによる方法、チェックオフはダイヤモンドポイン
トなどを使うといった方法でも有効である。、またマー
キングする文字はＳＥＭＩ文字を用いて説明したが他の
文字またはコードを用いても可能である。
第１図（ａ）、（ｂ）は本発明の第１の実施例を説明す
るための半導体基板の平面図及び部分拡大平面図、第２
図（ａ＞、（ｂ）は第１の実施例によるコードの例を示
す図である。 １・・・半導体基板、２・・・コード記入枠、３・・・
品名記入枠。
るための半導体基板の平面図及び部分拡大平面図、第２
図（ａ＞、（ｂ）は第１の実施例によるコードの例を示
す図である。 １・・・半導体基板、２・・・コード記入枠、３・・・
品名記入枠。
Claims (1)
- 半導体集積回路の製造方法において、処理する半導体基
板上に少なくとも２工程以上の当該集積回路の製造工程
の処理設備及び処理条件を示す文字または記号を当該工
程の実行以前に刻印し、該当する工程の終了時に該文字
または記号をチェックオフすることを特徴とする半導体
集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291295A JPH02137215A (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291295A JPH02137215A (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137215A true JPH02137215A (ja) | 1990-05-25 |
Family
ID=17767038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291295A Pending JPH02137215A (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02137215A (ja) |
-
1988
- 1988-11-17 JP JP63291295A patent/JPH02137215A/ja active Pending
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