JPH02148149A - メモリシステム - Google Patents

メモリシステム

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Publication number
JPH02148149A
JPH02148149A JP63303157A JP30315788A JPH02148149A JP H02148149 A JPH02148149 A JP H02148149A JP 63303157 A JP63303157 A JP 63303157A JP 30315788 A JP30315788 A JP 30315788A JP H02148149 A JPH02148149 A JP H02148149A
Authority
JP
Japan
Prior art keywords
memory
cache
buffer
main memory
main
Prior art date
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Pending
Application number
JP63303157A
Other languages
English (en)
Inventor
Katsutoshi Nakamura
勝利 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Software Shikoku Ltd
Original Assignee
NEC Software Shikoku Ltd
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Filing date
Publication date
Application filed by NEC Software Shikoku Ltd filed Critical NEC Software Shikoku Ltd
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  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャシュメモリを備えたメモリシステムに関す
るものである。
〔従来の技術〕
近年ＯＡ化の目覚しい進展に伴い、高速・大容量・安価
で少スペースのメモリシステムが望まれてきた。そこで
、高速だがかなりのスペースを必要とするスタティック
ＲＡＭをメモリの一部として効果的に用いたキャッシュ
メモリが最近使われ始めている。
従来のこの種のメモリシステムは、第２図に示す如く、
スタティックＲＡＭで構成されるキャッシュメモリ１５
にヒツトした場合には、そこから読出されたデータを蓄
えるキャッシュ用バッファ１３と、ミスヒツトした場合
に主メモリ１４より読出されたデータを蓄える主メモリ
用バッファ１２との２つバッファを用い、各々をキャッ
シュ制御部１７と主メモリ制御部１６とで制御する事に
より、ＣＰＵＩＩに対してはメモリより読み出されたデ
ータと言う同じ見え方をとっていた。
〔発明が解決しようとする課題〕
上述した従来のメモリシステムでは、バッファがキャッ
シュメモリ用と主メモリ用との２種存在している為、せ
っかく主メモリに速度は少し遅くとも少スペースのメモ
リを採用していても軽薄短少化の上でブレーキがかかっ
てしまう欠点があった。最近は高性能化の為バス幅も大
きくなる傾向にあるので、増々２種存在しているバッフ
ァは無駄が大きい。
〔課題を解決するための手段〕
本発明のメモリシステムは、キャッシュメモリを備えた
メモリシステムにおいて、 前記キャッシュメモリおよび主メモリに兼用されるメモ
リバッファと、 アクセスされたデータが前記キャッシュメモリに登録さ
れているか否かを判定するヒツト判定機構と、 該判定の結果により前記キャッシュメモリと前記主メモ
リとのうちのいずれか一方を起動し、かつ該起動に対応
して前記メモリバッファを機能させるメモリ制御部とを
有することを特徴とする。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、ＣＰＵ
Ｉ、メモリバッファ２．主メモリ３゜キャッシュメモリ
４．メモリ制御部５およびヒツト判定機構６から成る。
ＣＰＵ１よりメモリをリードする為に制御信号およびア
ドレス８が送られてくると、ヒツト判定機構６は、該ア
ドレスに対してキャッシュメモリ４がヒツトしているか
否かを判定する。
メモリ制御部５は、この判定の結果により主メモリ３に
アクセスするかキャッシュにアクセスするかを判断して
それぞれのメモリ制御を切分ける。また、メモリバッフ
ァ２が主メモリ３とキャッシュメモリ４のいずれに対し
てデータの受入れを行なうかを指示する。メモリより読
出されたデータは兼用のメモリバッファ２を通りデータ
バス７に入る。
なお、ＣＰＵ１が読む間、メモリよりの出力が保証され
ていればこのメモリバッファ３すら不要である。
〔発明の効果〕
以上説明したように本発明は、キャッシュ用のバッファ
と主メモリ用のバッファを共用するような構成としたた
め、メモリシステムを少スペースで構築出来る効果があ
る。
７　デー９ノ＼′ズ
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図は従来
のブロック図を示す。 １．１１・・・ＣＰＵ部、２・・・バッファ、３，１４
・・・主メモリ、４，１５・・・キャッシュメモリ、５
・・・メモリ制御部、７，１９・・・データバス、７，
１９・・・データバス、８・・・制御信号およびアドレ
ス、１２・・・主メモリ用バッファ、１３・・・キャッ
シュ用バッファ、１６・・・主メモリ制御部、１７・・
・キャッシュ制御部、６．１８・・・ヒツト判定機構。 男　　１ 田

Claims (1)

  1. 【特許請求の範囲】 キャッシュメモリを備えたメモリシステムにおいて、 前記キャッシュメモリおよび主メモリに兼用されるメモ
    リバッファと、 アクセスされたデータが前記キャッシュメモリに登録さ
    れているか否かを判定するヒット判定機構と、 該判定の結果により前記キャッシュメモリと前記主メモ
    リとのうちのいずれか一方を起動し、かつ該起動に対応
    して前記メモリバッファを機能させるメモリ制御部とを
    有することを特徴とするメモリシステム。
JP63303157A 1988-11-29 1988-11-29 メモリシステム Pending JPH02148149A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63303157A JPH02148149A (ja) 1988-11-29 1988-11-29 メモリシステム

Applications Claiming Priority (1)

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JP63303157A JPH02148149A (ja) 1988-11-29 1988-11-29 メモリシステム

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JPH02148149A true JPH02148149A (ja) 1990-06-07

Family

ID=17917567

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63303157A Pending JPH02148149A (ja) 1988-11-29 1988-11-29 メモリシステム

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JP (1) JPH02148149A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535960B1 (en) 1994-12-12 2003-03-18 Fujitsu Limited Partitioned cache memory with switchable access paths
US8892001B2 (en) 2011-12-28 2014-11-18 Brother Kogyo Kabushiki Kaisha Image forming apparatus and developing unit for use in image forming apparatus

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535960B1 (en) 1994-12-12 2003-03-18 Fujitsu Limited Partitioned cache memory with switchable access paths
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