JPH02158159A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JPH02158159A JPH02158159A JP63311975A JP31197588A JPH02158159A JP H02158159 A JPH02158159 A JP H02158159A JP 63311975 A JP63311975 A JP 63311975A JP 31197588 A JP31197588 A JP 31197588A JP H02158159 A JPH02158159 A JP H02158159A
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- JP
- Japan
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- integrated circuit
- semiconductor integrated
- die pad
- lead
- circuit chip
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、例えばＩＣを組み込んだカードなどに好ま
しくは用いることができる半導体集積回路装置及びその
製造方法に関し、特に装置の薄形化に関するものである
。
しくは用いることができる半導体集積回路装置及びその
製造方法に関し、特に装置の薄形化に関するものである
。
［従来の技術］
第６図〜第９図は従来の一般的な半導体集積回路装置ま
たは、その製造方法を説明するための図であり、第６図
は、リードフレームの一部を示す斜視図、第７図は、ワ
イヤーボンド完了時点の状態を示す斜視図、第８図は樹
脂封止された状態を示す斜視図、第９図はパッケージ厚
みを説明する為の断面図である。
たは、その製造方法を説明するための図であり、第６図
は、リードフレームの一部を示す斜視図、第７図は、ワ
イヤーボンド完了時点の状態を示す斜視図、第８図は樹
脂封止された状態を示す斜視図、第９図はパッケージ厚
みを説明する為の断面図である。
リードフレーム（１）は、第６図に示すようにグイパッ
ド（２）、外部引出用リード（３）を有している。別工
程で製造された半導体集積回路チップ（４）は、第７図
に示されるようにダイパッド（２）上に、樹脂やロー材
（図示省略）等で接着される。その後、金属細線からな
るワイヤ（５）によって、チツ、ブ（４）上の電極（図
示省略）と、外部引出用リード（３）のインナーリード
部（３ａ）とを電気的に接続する。次いで第８図に示す
ように、例えばエポキシ樹脂組成物などのパッケージ材
（６）により封止成形し、さらに外部引出用リード（３
）を所定の形状に加工することにより目的とする半導体
集積回路（８）が得られる。（第９図） ［発明が解決しようとする課題］ 従来の半導体集積回路装置は以上のように構成され、製
造されているので、第９図に示すようにパッケージ厚と
しては、■金属細線が封止樹脂より露出しない厚みＡ、
■チップ厚Ｂ１■ダイパッド厚Ｃ１及び■ダイパッド下
面の樹脂厚りの４項目の合計が必要であり、この為、約
ｌａｍより薄いパッケージを得ることが出来ず、さらに
薄いパッケージの要求を満足することが困難であるとい
う問題があった。
ド（２）、外部引出用リード（３）を有している。別工
程で製造された半導体集積回路チップ（４）は、第７図
に示されるようにダイパッド（２）上に、樹脂やロー材
（図示省略）等で接着される。その後、金属細線からな
るワイヤ（５）によって、チツ、ブ（４）上の電極（図
示省略）と、外部引出用リード（３）のインナーリード
部（３ａ）とを電気的に接続する。次いで第８図に示す
ように、例えばエポキシ樹脂組成物などのパッケージ材
（６）により封止成形し、さらに外部引出用リード（３
）を所定の形状に加工することにより目的とする半導体
集積回路（８）が得られる。（第９図） ［発明が解決しようとする課題］ 従来の半導体集積回路装置は以上のように構成され、製
造されているので、第９図に示すようにパッケージ厚と
しては、■金属細線が封止樹脂より露出しない厚みＡ、
■チップ厚Ｂ１■ダイパッド厚Ｃ１及び■ダイパッド下
面の樹脂厚りの４項目の合計が必要であり、この為、約
ｌａｍより薄いパッケージを得ることが出来ず、さらに
薄いパッケージの要求を満足することが困難であるとい
う問題があった。
この発明は上記のような問題点を解決する為になされた
もので、超薄形の半導体集積回路装置及びその製造方法
を提供することを目的とする。
もので、超薄形の半導体集積回路装置及びその製造方法
を提供することを目的とする。
［課題を解決するための手段］］
この発明に係る半導体集積回路装置は、外部弓出用リー
ドに対し、半導体集積回路チップを、ワイヤ接続面とは
反対方向に変位しく配設すると共に、上記半導体集積回
路チップの背面にダイパッドを有しないように構成した
ものである。
ドに対し、半導体集積回路チップを、ワイヤ接続面とは
反対方向に変位しく配設すると共に、上記半導体集積回
路チップの背面にダイパッドを有しないように構成した
ものである。
また、その製造方法は、リードフレームの外部引出用リ
ードの延在面から変位した位置にダイパッドを接着する
工程、上記７メダ仁パツドに半導体集積回路チップを接
着する工程、及びパッケージ材による封止工程の後、上
記ダイパッドを除去する工程を含むように構成したもの
である。
ードの延在面から変位した位置にダイパッドを接着する
工程、上記７メダ仁パツドに半導体集積回路チップを接
着する工程、及びパッケージ材による封止工程の後、上
記ダイパッドを除去する工程を含むように構成したもの
である。
［作用］
この発明における半導体集積回路装置は半導体集積回路
チップを外部引出用リードの延在面から変位して配設す
ると共に、ダイパッドを除去したことにより、装置の厚
みを薄形化している。
チップを外部引出用リードの延在面から変位して配設す
ると共に、ダイパッドを除去したことにより、装置の厚
みを薄形化している。
［実施例］
以下、この発明の実施例を図について説明する。
第１図〜第５図は上記実施例を説明するためのもので、
第１図は完成状態を示す断面図、第２図は本発明の実施
例に用いるリードフレームを示ス斜視図、第３図は分離
独立されたダイパッドを示す斜視図、第４図は第３図の
ダイパッド（９）を第２図のリードフレームに接着固定
した状態を示す斜視図、第５図は樹脂封止後の構造を示
す断面図である。
第１図は完成状態を示す断面図、第２図は本発明の実施
例に用いるリードフレームを示ス斜視図、第３図は分離
独立されたダイパッドを示す斜視図、第４図は第３図の
ダイパッド（９）を第２図のリードフレームに接着固定
した状態を示す斜視図、第５図は樹脂封止後の構造を示
す断面図である。
上記実施例に用いたリードフレームは第２図に示すよう
に、吊りリード（９）（９）が設けられており、集積回
路チップを保護するためのダイパッドを有していない。
に、吊りリード（９）（９）が設けられており、集積回
路チップを保護するためのダイパッドを有していない。
ダイパッド（２０）は第３図に示すように、リードフレ
ームとは別途にパッケージとほぼ同一の大きさに加工さ
れる。なお、（２０ａ）は集積回路チップ（４）の載置
エリアである。このダイパッド（２０）を第４図に示す
ようにリードフレームの吊りリード（９）に接着し、そ
の後ないしはそれ以前に半導体集積回路チップ（４）を
載置エリア（２０ａ）に接着する。この接着に使用する
材料は、融点のはつきりした半田等のロー材や軟化点の
はつきすしている熱可塑性樹脂を使用することが好まし
い。この後、使用した接着材料の融点又は軟化点以下で
ワイヤーボンドしさらに樹脂からなるパッケージ材（６
）によって封止する。この場合に用いる樹脂封止用金型
（図示省略）はダイパッド（２０）の側面、裏面に樹脂
が回り込まぬ様、ダイパッド（ｚＯ）と寸法の整合をと
る必要がある。
ームとは別途にパッケージとほぼ同一の大きさに加工さ
れる。なお、（２０ａ）は集積回路チップ（４）の載置
エリアである。このダイパッド（２０）を第４図に示す
ようにリードフレームの吊りリード（９）に接着し、そ
の後ないしはそれ以前に半導体集積回路チップ（４）を
載置エリア（２０ａ）に接着する。この接着に使用する
材料は、融点のはつきりした半田等のロー材や軟化点の
はつきすしている熱可塑性樹脂を使用することが好まし
い。この後、使用した接着材料の融点又は軟化点以下で
ワイヤーボンドしさらに樹脂からなるパッケージ材（６
）によって封止する。この場合に用いる樹脂封止用金型
（図示省略）はダイパッド（２０）の側面、裏面に樹脂
が回り込まぬ様、ダイパッド（ｚＯ）と寸法の整合をと
る必要がある。
この様にして樹脂封止した後の断面を示した図が第５図
である。なお、同図中、（１０）は接着材である。この
後、ダイパッド（２０）を接着材（１０）の融点又は軟
化点以上に昇混させてダイパッド（２０）を吊りリード
（９）及び半導体集積回路チップ（４）から剥離する。
である。なお、同図中、（１０）は接着材である。この
後、ダイパッド（２０）を接着材（１０）の融点又は軟
化点以上に昇混させてダイパッド（２０）を吊りリード
（９）及び半導体集積回路チップ（４）から剥離する。
この剥離後の状態を示した図が第１図である。
剥離後、チップ（４）の裏面は露出しているか、あるい
は薄い接着材（１０）の膜でコートされた状態となる。
は薄い接着材（１０）の膜でコートされた状態となる。
このように上記実施例ではダイパッドを除去することに
より薄形化した半導体集積回路装置を得ることができる
ものである。
より薄形化した半導体集積回路装置を得ることができる
ものである。
なお上記実施例では、外部引出用リード（３）のインナ
ーリード部（３ａ）はパッケージ材（６）の内部に延在
する様に吊りリード（９）を曲げた場合を示したが、吊
りリード（９）を曲げずに本発明の方法で製造すれば、
インナーリード部（３ａ）の裏面を露出させることが出
来、外部リード部を使用せずに特性のチエツクを行った
り、プリント基板へ実装することも出来る。
ーリード部（３ａ）はパッケージ材（６）の内部に延在
する様に吊りリード（９）を曲げた場合を示したが、吊
りリード（９）を曲げずに本発明の方法で製造すれば、
インナーリード部（３ａ）の裏面を露出させることが出
来、外部リード部を使用せずに特性のチエツクを行った
り、プリント基板へ実装することも出来る。
また、上記実施例では、グイパッド（２０）とリードフ
レーム（１）とを別体に構成したが、吊りリード（９）
の位置をかえることにより一体に構成しても差支えない
。さらに吊りリード（９）がパッケージ材（６）の内部
に残留するようにしたが、これに限定されるものではな
い。
レーム（１）とを別体に構成したが、吊りリード（９）
の位置をかえることにより一体に構成しても差支えない
。さらに吊りリード（９）がパッケージ材（６）の内部
に残留するようにしたが、これに限定されるものではな
い。
［発明の効果コ
以上のように、この発明によれば、半導体集積回路チッ
プを、外部引出用リードに対し、ワイヤの接続面とは反
対方向に変位して配設すると共に、集積回路チップの背
面部からグイパッドを取り去ることにより超薄型パッケ
ージからなる半導体集積回路装置が得られる効果がある
。
プを、外部引出用リードに対し、ワイヤの接続面とは反
対方向に変位して配設すると共に、集積回路チップの背
面部からグイパッドを取り去ることにより超薄型パッケ
ージからなる半導体集積回路装置が得られる効果がある
。
第１図〜第５図はこの発明の一実施例を説明するための
図であり、第１図は最終的に得られた半導体集積回路装
置を示す要部断面図、第２図は用いたり・−ドフレーム
の要部を示す斜視図、第３図は用いたグイパッドを示す
斜視図、第４図は上記グイパッドを上記リードフレーム
に接着した状態を示す斜視図、第５図はパッケージ材に
よって封止した状態を示す断面図である。 。 第６図〜第９図は従来装置及び従来の製造法を説明する
図であり、第６図はリードフレームの要部を示す斜視図
、第７図はワイヤーボンディングの完了した状態を示す
斜視図、第８図はパッケージ材によるモールドの完了し
た状態を示す斜視図、第９図は第８図の［−［線におけ
る断面図である。 図において、（３）は外部引出用リード、（４）は半導
体集積回路チップ、（５）はワイヤ、（６）はパッケー
ジ材である。 なお、各図中、同一符号は同−又は相当部分を示す。 第１図 ３ ： タト府Ｖ引士醤旧リード ４ ： 半導イＩ−集積日路ナツブ ５ ： ワイヤ ６ ： パッケージ４才 第 図 第 図 第 図 第 図 第 図 第 図
図であり、第１図は最終的に得られた半導体集積回路装
置を示す要部断面図、第２図は用いたり・−ドフレーム
の要部を示す斜視図、第３図は用いたグイパッドを示す
斜視図、第４図は上記グイパッドを上記リードフレーム
に接着した状態を示す斜視図、第５図はパッケージ材に
よって封止した状態を示す断面図である。 。 第６図〜第９図は従来装置及び従来の製造法を説明する
図であり、第６図はリードフレームの要部を示す斜視図
、第７図はワイヤーボンディングの完了した状態を示す
斜視図、第８図はパッケージ材によるモールドの完了し
た状態を示す斜視図、第９図は第８図の［−［線におけ
る断面図である。 図において、（３）は外部引出用リード、（４）は半導
体集積回路チップ、（５）はワイヤ、（６）はパッケー
ジ材である。 なお、各図中、同一符号は同−又は相当部分を示す。 第１図 ３ ： タト府Ｖ引士醤旧リード ４ ： 半導イＩ−集積日路ナツブ ５ ： ワイヤ ６ ： パッケージ４才 第 図 第 図 第 図 第 図 第 図 第 図
Claims (2)
- （１）半導体集積回路チップの電極とリードフレームの
外部引出用リードとをワイヤによって電気的に接続し、
これら半導体集積回路チップ、ワイヤ及び外部引出用リ
ードをパッケージ材によって一体的に封止してなるもの
において、上記半導体集積回路チップは、上記外部引出
用リードに対し、ワイヤ接続面とは反対方向に変位して
配設され、かつ上記半導体集積回路チップの背面部には
ダイパッドが存在していないことを特徴とする半導体集
積回路装置。 - （２）リードフレームの外部引出用リードの延在面から
変位した位置にダイパッドを接着する工程、上記ダイパ
ッドに半導体集積回路チップを接着する工程、パッケー
ジ材による封止工程の後、上記ダイパッドを除去する工
程を含むことを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311975A JPH088329B2 (ja) | 1988-12-12 | 1988-12-12 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311975A JPH088329B2 (ja) | 1988-12-12 | 1988-12-12 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02158159A true JPH02158159A (ja) | 1990-06-18 |
| JPH088329B2 JPH088329B2 (ja) | 1996-01-29 |
Family
ID=18023692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63311975A Expired - Fee Related JPH088329B2 (ja) | 1988-12-12 | 1988-12-12 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088329B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4318727A1 (de) * | 1992-06-05 | 1993-12-09 | Mitsubishi Electric Corp | Halbleitervorrichtung mit LOC-Struktur sowie dazugehöriges Herstellungsverfahren und dazugehöriger Zuführungsdraht-Rahmen |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240062A (en) * | 1975-09-26 | 1977-03-28 | Hitachi Ltd | Process for production of semiconductor devices |
| JPS61102089A (ja) * | 1984-10-25 | 1986-05-20 | 松下電工株式会社 | フラツトパツケ−ジｉｃの実装構造 |
| JPS61241959A (ja) * | 1985-04-18 | 1986-10-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体モジユ−ル |
| JPS61182036U (ja) * | 1985-05-02 | 1986-11-13 | ||
| JPS63240055A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置 |
-
1988
- 1988-12-12 JP JP63311975A patent/JPH088329B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240062A (en) * | 1975-09-26 | 1977-03-28 | Hitachi Ltd | Process for production of semiconductor devices |
| JPS61102089A (ja) * | 1984-10-25 | 1986-05-20 | 松下電工株式会社 | フラツトパツケ−ジｉｃの実装構造 |
| JPS61241959A (ja) * | 1985-04-18 | 1986-10-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体モジユ−ル |
| JPS61182036U (ja) * | 1985-05-02 | 1986-11-13 | ||
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| US5535509A (en) * | 1992-06-05 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | Method of making a lead on chip (LOC) semiconductor device |
| US5724726A (en) * | 1992-06-05 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Method of making leadframe for lead-on-chip (LOC) semiconductor device |
| DE4318727C2 (de) * | 1992-06-05 | 1998-03-12 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitervorrichtung mit LOC-Struktur sowie dazugehöriger Zuführungsdrahtrahmen |
| US5763829A (en) * | 1992-06-05 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Leadframe including frame-cutting slit for lead-on-chip (LOC) semiconductor device and semiconductor device incorporating the leadframe |
| US5900582A (en) * | 1992-06-05 | 1999-05-04 | Mitsubishi Denki Kabushiki Kaisha | Lead frame including frame-cutting slit for lead-on-chip (LOC) semiconductor device and semiconductor device incorporating the lead frame |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088329B2 (ja) | 1996-01-29 |
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