JPH02168640A - 異なる基板間の接続構造 - Google Patents
異なる基板間の接続構造Info
- Publication number
- JPH02168640A JPH02168640A JP63279789A JP27978988A JPH02168640A JP H02168640 A JPH02168640 A JP H02168640A JP 63279789 A JP63279789 A JP 63279789A JP 27978988 A JP27978988 A JP 27978988A JP H02168640 A JPH02168640 A JP H02168640A
- Authority
- JP
- Japan
- Prior art keywords
- connection structure
- electrode
- substrate
- substrates according
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/231—Shapes
- H10W72/234—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
- H10W72/247—Dispositions of multiple bumps
- H10W72/248—Top-view layouts, e.g. mirror arrays
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は異なる基板間の接続構造に関する。
従来のこの種の接続構造の一例が米国特許筒４．２４５
，２７３号明細書に開示されている。開示された構造で
は、半導体デバイスの下面の電極とセラミック基板の上
面の電極とが半田のみにより接続されている。
，２７３号明細書に開示されている。開示された構造で
は、半導体デバイスの下面の電極とセラミック基板の上
面の電極とが半田のみにより接続されている。
上述した従来の接続構造では、半導体デバイスとセラミ
ック基板との熱膨張率が異なると、温度変化により半田
接続部にストレスがかかり、破断等による接続不良を招
き易いという欠点がある。
ック基板との熱膨張率が異なると、温度変化により半田
接続部にストレスがかかり、破断等による接続不良を招
き易いという欠点がある。
本発明の構造は第１の基板と、熱膨張率が前記第１の基
板と異なる第２の基板と、前記第１の基板の下面に形成
された第１の電極の配列と、前記第２の基板の上面に形
成された第２の電極の配列と、前記第１の電極と前記第
２の電極とを電気的に接続するための弾性を有するマイ
クロピンと、前記第１の電極と前記マイクロピンとを固
定する第１の固定手段と、前記第２の電極と前記マイク
ロピンとを固定する第２の固定手段とから構成される。
板と異なる第２の基板と、前記第１の基板の下面に形成
された第１の電極の配列と、前記第２の基板の上面に形
成された第２の電極の配列と、前記第１の電極と前記第
２の電極とを電気的に接続するための弾性を有するマイ
クロピンと、前記第１の電極と前記マイクロピンとを固
定する第１の固定手段と、前記第２の電極と前記マイク
ロピンとを固定する第２の固定手段とから構成される。
次に本発明について図面を参照して説明する。
第１図を参照すると本発明の一実施例は、内部に配線を
有するセラミック多層配線基板２００．と、基板２００
上に形成された電極２０２と、シリコン基板を有する半
導体集積回路チップ１００と、チップ１００内の回路と
基板２００内の配線２０１とを接続するためのマイクロ
ピン３００とから構成される。
有するセラミック多層配線基板２００．と、基板２００
上に形成された電極２０２と、シリコン基板を有する半
導体集積回路チップ１００と、チップ１００内の回路と
基板２００内の配線２０１とを接続するためのマイクロ
ピン３００とから構成される。
次に、第２図を参照して、本実施例の製造方法について
説明する。まず、チップ１００の下面には、シリコン酸
化膜（ＳｉＯ２）やポリイミド樹脂膜などのパッシベー
ション膜１０１が形成され、これにより電極部分以外は
絶縁保護されている。
説明する。まず、チップ１００の下面には、シリコン酸
化膜（ＳｉＯ２）やポリイミド樹脂膜などのパッシベー
ション膜１０１が形成され、これにより電極部分以外は
絶縁保護されている。
電極部は密着層としてチタン（Ｔｉ）の薄膜１０２およ
びバリア層として白金の薄膜１０３で形成されている。
びバリア層として白金の薄膜１０３で形成されている。
その電極部には金錫共晶合金（ＡｕＳｎ共晶合金）１０
６によりマイクロピン３００が接合される。
６によりマイクロピン３００が接合される。
次に、このようにしてマイクロピン３００が接合された
チップ１００を、マイクロピン３００と電極２０２との
位置合わせ後にこれらを半田２０３により固定すること
により、基板２００と接続すよシ る。マイクロピンｌを用いる目的はチップ１００と基板
２００との熱膨張係数の差に起因する熱ストレスを緩和
するためである。従って、マイクロピン３００はある程
度細くする必要があるが、細くすると、電極２０２への
はんだ付は性が著しくんだ付は接続強度を増加させるよ
うな構造にしてストレスが緩和されやすく、かつ、はん
だ付け２接続強度の強いビン形状を示す。反面、熱スト
レスのあまり加わらないビン（第４図のエリア５００を
除く領域に設けられるビン）はコストの安い選字形に形
成すれば、図中Ａの部分は熱ストレス緩われない。
チップ１００を、マイクロピン３００と電極２０２との
位置合わせ後にこれらを半田２０３により固定すること
により、基板２００と接続すよシ る。マイクロピンｌを用いる目的はチップ１００と基板
２００との熱膨張係数の差に起因する熱ストレスを緩和
するためである。従って、マイクロピン３００はある程
度細くする必要があるが、細くすると、電極２０２への
はんだ付は性が著しくんだ付は接続強度を増加させるよ
うな構造にしてストレスが緩和されやすく、かつ、はん
だ付け２接続強度の強いビン形状を示す。反面、熱スト
レスのあまり加わらないビン（第４図のエリア５００を
除く領域に設けられるビン）はコストの安い選字形に形
成すれば、図中Ａの部分は熱ストレス緩われない。
一様に配列された、複数のビン３００のうち熱ストレス
が最も大きく加わるところは基板２００のセンターから
遠い位置にあるビン３００ｂであり、逆に基板２００の
中央部は比較的熱ストレスはかからない、従って、熱ス
トレスの大きいビン形状は、熱ストレスが緩和されやす
く、かつ、はよび工形ビンは、はんだ付は面が広いため
に取付ピッチは狭くとれないので、すべてこれらのビン
を用いると、微細化という点でかなり劣る。そこで、熱
ストレスのあまりかからない基板２００の中央部分付近
のビン５００は先端が広くなるように加工されていない
ストレートビンな用いることにより高密度化を達成して
いる。
が最も大きく加わるところは基板２００のセンターから
遠い位置にあるビン３００ｂであり、逆に基板２００の
中央部は比較的熱ストレスはかからない、従って、熱ス
トレスの大きいビン形状は、熱ストレスが緩和されやす
く、かつ、はよび工形ビンは、はんだ付は面が広いため
に取付ピッチは狭くとれないので、すべてこれらのビン
を用いると、微細化という点でかなり劣る。そこで、熱
ストレスのあまりかからない基板２００の中央部分付近
のビン５００は先端が広くなるように加工されていない
ストレートビンな用いることにより高密度化を達成して
いる。
熱ストレスをより一層緩和する他の構成として、第６図
および第７図に示すようにチップ１００の下面に配列さ
れている複数のビン３００ｃが、チップ１００の下面の
中央部から外周側に行くに従って傾斜する構成を用いて
もよい。ビン３００ｃと基板２００とのはんだ付けりフ
ロー工程による接続時には、温度差が１５０℃以上にも
なる。このとき、基板２００の熱収縮の方がチップ１０
０のそれにより大きいためビン３００Ｃは、基板２００
の下面の中央部に引張られる。このとき、ビンが傾斜し
ているのでこの引張り応力を効率よく緩和できる。
および第７図に示すようにチップ１００の下面に配列さ
れている複数のビン３００ｃが、チップ１００の下面の
中央部から外周側に行くに従って傾斜する構成を用いて
もよい。ビン３００ｃと基板２００とのはんだ付けりフ
ロー工程による接続時には、温度差が１５０℃以上にも
なる。このとき、基板２００の熱収縮の方がチップ１０
０のそれにより大きいためビン３００Ｃは、基板２００
の下面の中央部に引張られる。このとき、ビンが傾斜し
ているのでこの引張り応力を効率よく緩和できる。
（ν）
は餠こ示されたコ字形ピンまたはＬ字形ピン３００ｂを
チップ１００の下面の中心部から放射線状に配置した構
成を用いてもよい。このとき、ビン３００ｂの足部Ｂは
その長さ方向がビン３００ｂの配列方向と同一方向に向
くようチップ１００の下面に接合する。
チップ１００の下面の中心部から放射線状に配置した構
成を用いてもよい。このとき、ビン３００ｂの足部Ｂは
その長さ方向がビン３００ｂの配列方向と同一方向に向
くようチップ１００の下面に接合する。
次に、チップ１００とマイクロピン３００との他の接続
構造を第１０図を参照して説明する。
構造を第１０図を参照して説明する。
シリコン酸化膜（ＳｉＯ□）やポリイミド樹脂膜等のパ
ッシベーション膜１０１により接続電極部分以外のチッ
プ１００の下面は、絶縁保護されている。接続電極部分
は、密着層としてチタン（Ｔｉ）等の薄膜１０５および
その上にバリア層として白金（Ｐｔ）またはニッケル（
Ｎｉ）等の薄膜１０６で形成され、マイクロピン３００
と金錫半田、錫鉛半田または金−ゲルマニウム半田等に
より接続される。
ッシベーション膜１０１により接続電極部分以外のチッ
プ１００の下面は、絶縁保護されている。接続電極部分
は、密着層としてチタン（Ｔｉ）等の薄膜１０５および
その上にバリア層として白金（Ｐｔ）またはニッケル（
Ｎｉ）等の薄膜１０６で形成され、マイクロピン３００
と金錫半田、錫鉛半田または金−ゲルマニウム半田等に
より接続される。
また、前記電極部分は、アルミニウム、金。
銅、白金またはパラジウム等からなる一層構成でもよい
。
。
以上、本発明には、互いに熱膨張率の異なる基板間を高
信頼度で電気的および機械的に接続できるという効果が
ある。
信頼度で電気的および機械的に接続できるという効果が
ある。
第１図は本発明の一実施例の断面図、第２図は本実施例
の部分拡大断面図、第３図は本実施例に用いるビンの側
面図、第４図はチップの下面図、第５図（ａ）〜（ｃ）
は本実施例に用いるビンの斜視図、第６図はチップの側
面図、第７図は第６図のチップの下面図、第８図はチッ
プの側面図、第９図は第８図のチップの下面図および第
１０図はチップ断面図である。 １００・・・・・・半導体集積回路チップ、１０・２゜
１０３・・・・・・薄膜、１０４・・・・・・金錫共晶
合金、２００・・・・・・セラミック多層配線基板、２
０１・・・・・・配線、２０２・・・・・・電極、２０
３・・・・・・半田、３００・・・・・・マイクロピン
。 代理人 弁理士 内 原 晋 ２〃 第２図 ２ρ３−半田 第１図 妨 ３θρ：マイク′０ビン 第４図 第５図 （θ） （ｂ） 第８図 第ｑ図 （ｃ） Ａ夕ｌ 第６図 第７図 第π図
の部分拡大断面図、第３図は本実施例に用いるビンの側
面図、第４図はチップの下面図、第５図（ａ）〜（ｃ）
は本実施例に用いるビンの斜視図、第６図はチップの側
面図、第７図は第６図のチップの下面図、第８図はチッ
プの側面図、第９図は第８図のチップの下面図および第
１０図はチップ断面図である。 １００・・・・・・半導体集積回路チップ、１０・２゜
１０３・・・・・・薄膜、１０４・・・・・・金錫共晶
合金、２００・・・・・・セラミック多層配線基板、２
０１・・・・・・配線、２０２・・・・・・電極、２０
３・・・・・・半田、３００・・・・・・マイクロピン
。 代理人 弁理士 内 原 晋 ２〃 第２図 ２ρ３−半田 第１図 妨 ３θρ：マイク′０ビン 第４図 第５図 （θ） （ｂ） 第８図 第ｑ図 （ｃ） Ａ夕ｌ 第６図 第７図 第π図
Claims (16)
- １．第１の基板と、 熱膨張率が前記第１の基板と異なる第２の基板と、 前記第１の基板の下面に形成された第１の電極の配列と
、 前記第２の基板の上面に形成された第２の電極の配列と
、 前記第１の電極と前記第２の電極とを電気的に接続する
ための弾性を有するマイクロピンと、前記第１の電極と
前記マイクロピンとを固定する第１の固定手段と、 前記第２の電極と前記マイクロピンとを固定する第２の
固定手段とから構成したことを特徴とする異なる基板間
の接続構造。 - ２．前記マイクロピンの形状が、Ｉ字形，コ字形または
Ｌ字形であることを特徴とする特許請求の範囲第１項記
載の構造。 - ３．前記マイクロピンのうち少なくとも前記第１の基板
の周辺部にあるものの形状が、Ｉ字形，コ字形またはＬ
字形であることを特徴とする特許請求の範囲第１項記載
の基板間の接続構造。 - ４．前記マイクロピンがＬ形またはコ字形であり、前記
第１の基板の下面の中央から放射状に配置されたことを
特徴とする特許請求の範囲第１項記載の基板間の接続構
造。 - ５．前記第２の電極の間隔が、前記第２の電極の配列の
中心から外側に向かうにつれて大きくなることを特徴と
する特許請求の範囲第１項記載の基板間の接続構造。 - ６．前記第１の固定手段が共晶合金接続であることを特
徴とする特許請求の範囲第１項記載の基板間の接続構造
。 - ７．前記共晶合金が金錫共晶合金であることを特徴とす
る特許請求の範囲第６項記載の基板間の接続構造。 - ８．前記第２の固定手段が半田接続であることを特徴と
する特許請求の範囲第１項記載の基板間の接続構造。 - ９．前記半田が、錫半田，錫鉛半田または金−ゲルマニ
ウム半田であることを特徴とする特許請求の範囲第８項
記載の基板間の接続構造。 - １０．前記第１の電極が、アルミニウム，金，銅，白金
またはパラジウムからなることを特徴とする特許請求の
範囲第１項記載の基板間の接続構造。 - １１．前記第１の電極が密着層およびバリア層の２層構
成であることを特徴とする特許請求の範囲第１項記載の
基板間の接続構造。 - １２．前記密着層がチタンからなることを特徴とする特
許請求の範囲第１１項記載の基板間の接続構造。 - １３．前記バリア層が白金またはニッケルからなること
を特徴とする特許請求の範囲第１１項記載の基板間の接
続構造。 - １４．前記第１の基板の材料がシリコンを主成分とし、
前記第２の基板の材料がセラミックを主成分とすること
を特徴とする特許請求の範囲第１項記載の基板間の接続
構造。 - １５．半導体集積回路チップと、 該チップの下面に形成された電極の配列と、前記チップ
の下面の前記電極以外の領域を覆うパッシベーション膜
と、 導電性および弾性を有するマイクロピンと、前記電極と
マイクロピンとを固定する固定手段とから構成したこと
を特徴とする構造。 - １６．前記パッシベーション膜は、シリコン酸化膜また
はポリイミド樹脂膜であることを特徴とする特許請求の
範囲第１５項記載の構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279789A JPH02168640A (ja) | 1987-11-04 | 1988-11-04 | 異なる基板間の接続構造 |
Applications Claiming Priority (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-279762 | 1987-11-04 | ||
| JP27976287 | 1987-11-04 | ||
| JP62-305119 | 1987-12-01 | ||
| JP63-200503 | 1988-08-10 | ||
| JP63-200504 | 1988-08-10 | ||
| JP63-200500 | 1988-08-10 | ||
| JP63-200502 | 1988-08-10 | ||
| JP63-200501 | 1988-08-10 | ||
| JP63-225213 | 1988-09-07 | ||
| JP63279789A JPH02168640A (ja) | 1987-11-04 | 1988-11-04 | 異なる基板間の接続構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02168640A true JPH02168640A (ja) | 1990-06-28 |
Family
ID=26553479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279789A Pending JPH02168640A (ja) | 1987-11-04 | 1988-11-04 | 異なる基板間の接続構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02168640A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05291352A (ja) * | 1992-04-06 | 1993-11-05 | Nec Corp | Ｌｓｉ実装構造 |
| JPH065655A (ja) * | 1992-06-16 | 1994-01-14 | Nec Corp | Ｌｓｉ実装体 |
| JPH07135237A (ja) * | 1992-05-11 | 1995-05-23 | Nec Corp | 半導体装置およびその製造方法 |
| US5422516A (en) * | 1991-05-09 | 1995-06-06 | Hitachi, Ltd. | Electronic parts loaded module including thermal stress absorbing projecting electrodes |
| JP2017117825A (ja) * | 2015-12-21 | 2017-06-29 | 日立オートモティブシステムズ株式会社 | 半導体パッケージ及び半導体アセンブリ |
-
1988
- 1988-11-04 JP JP63279789A patent/JPH02168640A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422516A (en) * | 1991-05-09 | 1995-06-06 | Hitachi, Ltd. | Electronic parts loaded module including thermal stress absorbing projecting electrodes |
| JPH05291352A (ja) * | 1992-04-06 | 1993-11-05 | Nec Corp | Ｌｓｉ実装構造 |
| JPH07135237A (ja) * | 1992-05-11 | 1995-05-23 | Nec Corp | 半導体装置およびその製造方法 |
| JPH065655A (ja) * | 1992-06-16 | 1994-01-14 | Nec Corp | Ｌｓｉ実装体 |
| JP2017117825A (ja) * | 2015-12-21 | 2017-06-29 | 日立オートモティブシステムズ株式会社 | 半導体パッケージ及び半導体アセンブリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7659142B2 (en) | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument | |
| JPH0357618B2 (ja) | ||
| JP2009010436A (ja) | 電子部品及び半導体装置並びにこれらの製造方法 | |
| JPH09330934A (ja) | 半導体装置及びその製造方法 | |
| US6534862B2 (en) | Electronic component | |
| JPH01238148A (ja) | 半導体装置 | |
| US6817071B2 (en) | Method of manufacturing surface acoustic wave device having bump electrodes | |
| JPH02168640A (ja) | 異なる基板間の接続構造 | |
| JPS61287254A (ja) | 半導体装置 | |
| JPH09162230A (ja) | 電子回路装置及びその製造方法 | |
| JPH0793341B2 (ja) | 半導体装置及びその製造方法 | |
| JPS59229850A (ja) | 半導体装置 | |
| JP3002034B2 (ja) | 半導体集積回路装置 | |
| JPS6143461A (ja) | 薄膜多層配線基板 | |
| JPS63168028A (ja) | 微細接続構造 | |
| JPS60165740A (ja) | バイポーラ電子回路素子特に半導体回路素子の接触装置 | |
| JPH10294318A (ja) | 電子部品 | |
| JP3645391B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2986661B2 (ja) | 半導体装置の製造方法 | |
| JPS62287647A (ja) | 半導体チツプの接続バンプ | |
| JPH0525182B2 (ja) | ||
| JPH04127547A (ja) | Ｌｓｉ実装構造体 | |
| JPH04213832A (ja) | 半田バンプ電極を有する半導体素子 | |
| JPH05160198A (ja) | 半導体装置 | |
| JPH0815153B2 (ja) | 半導体素子の突起電極形成方法 |