JPH0217836A - メモリバックアップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバックアップ用電池を備えたメモリバンクアン
プ回路に関し、特にバックアップ用電池から過充電防止
素子を介して電流が漏出するのを防止するように構成し
たものに関する。

〔従来技術〕

一般に、電子タイプライタやワードプロセッサなどの電
子機器では、入力したデータをスタティックＲＡＭなど
の揮発性メモリに記憶すると共に、電子機器の電源スィ
ッチがオフされているときにはメモリバックアップ回路
により揮発性メモリに記憶したデータを継続して記憶保
持するようになっている。

このメモリバックアップ回路には充電可能なバックアッ
プ用電池を備え、電子機器に電源が投入されているとき
には電源の電圧でバンクアップ用電池に充電し、電源ス
ィッチがオフされたときには、バックアップ用電池をバ
ックアップ用電源として揮発性メモリのデータを記憶保
持するように構成しである。

また、バンクアンプ用電池が充電可能な２次電池のとき
には、ハックアップ用電池の過充電を防止するためにツ
ェナーダイオードなどの過充電防止素子を設けるのが一
般的である。

例えば、メモリバックアップ回路１８は第４図に示すよ
うに構成され、電源スィッチが投入されたときには、端
子２０の電圧が上昇して３ｖに達した時にツェナーダイ
オードＤ３が導通となり、抵抗Ｒ５に発生する電圧によ
りトランジスタＴＲ４のベース電流が流れてトランジス
タＴＲ４が導通する。これに伴って、トランジスタＴＲ
３のベース電流が流れてトランジスタＴＲ３も導通し、
＋５ＶがＲＡＭ２２（７）端子■ＣＣに印加サレ、ＲＡ
Ｍ２２のデータが記憶保持される。尚、このときリチウ
ム電池Ｅ１は、＋５Ｖ電源で充電されるが、リチウム電
池Ｅ１の電圧が３■に達したときにはツェナーダイオー
ドＤ４が導通になり、余分な電流はツェナーダイオード
Ｄ４を介して端子２１に流れるので、リチウム電池Ｅｌ
の過充電を防止するようになっている。

また、電源スィッチが遮断されたときには、端子２０の
電圧が３■より低くなって、ツェナーダイオードＤ３が
オフするのに伴ってトランジスタＴＲ４及びトランジス
タＴＲ３がオフする。このとき、リチウム電池Ｅｌのバ
ックアップ電圧がＲＡＭ２２の端子Ｖｃｃに印加されて
ＲＡＭ２２のデータを継続して記憶保持するようになっ
ている。

〔発明が解決しようとする課題〕

−ｉに、ツェナー電圧を３■とするツェナーダイオード
Ｄ４の特性を第８図に示すように、このツェナーダイオ
ードＤ４にリチウム電池Ｅ１の電圧約３Ｖを印加してい
るときには、その電圧が約２．５■になるまで比較的大
きなツェナー電流をグランド端子２１に流出する。これ
により、第５図に示すようにリチウム電池Ｅ１の電圧は
、電源スィッチを遮断したｔ２の時点から所定時間後の
ｔ３に至る間に、ＲＡＭ２２をバックアップするときの
負荷に対応する電圧降下分に、ツェナーダイオードＤ４
の特性によりツェナーダイオードＤ４を介して流出する
ツェナー電流に対応する電圧降下分を加えた大きな電圧
降下となり、リチウム電池Ｅ１でＲＡＭ２２のデータを
記憶保持する保持時間が大幅に短縮されるという問題が
ある。

そこで、第６図に示すように前記メモリバンクアンプ回
路１８を改良してツェナーダイオードＤ４によるリチウ
ム電池Ｅ１の電力の消費を抑制するようにしたメモリバ
ックアップ回路１９が考えられる。即ち、前記ツェナー
ダイオードＤ４がダイオードＤ６を介してリチウム電池
Ｅ１のプラス端子に接続されているため、電源スィッチ
が遮断されたときにリチウム電池Ｅ１からツェナーダイ
オードＤ４への電流の流出はダイオードＤ６により阻止
され、リチウム電池Ｅｌの電力はＲＡＭ２２のデータを
バックアップするためだけに消費されるようになる。こ
のときのリチウム電池Ｅ１の電圧は第７図に示すように
、電源を遮断したｔ４の時点から所定時間後のｔ５に至
る間に、ＲＡＭ２２をバックアップするときの負荷に対
応する電圧降下分だけとなるので、リチウム電池Ｅ１で
ＲＡＭ２２のデータを記憶保持する保持時間を延長する
ことができる。

しかしながら、このメモリバンクアンプ回路１９が複雑
になり且つ２個のダイオードＤ５・Ｄ６が余分に必要と
なること、またこの２個のダイオードＤ５・Ｄ６をプリ
ント基板に装着するために配線替えなどの工程を別途必
要とすることなどにより、コスト高になるという問題が
ある。

本発明の目的は、簡単な回路構成でバックアップ用電池
からの電流の漏出を極力抑制してバックアップ時間を増
大し得るようなメモリバックアップ回路を提供すること
にある。

〔課題を解決するための手段〕

本発明に係るメモリバックアップ回路は、電源から揮発
性メモリに至る接続線に電源スイッチ０８時に閉成する
とともに電源スイッチＯＦＦ時には開成する複数のスイ
ッチング素子からなるスイッチング回路と、スイッチン
グ回路と揮発性メモリとを接続する接続線に接続され電
源スイッチ０８時には充電されまた電源スイッチＯＦＦ
時には揮発性メモリに電流を供給するバンクアンプ用電
池とを設け、バックアップ用電池の過充電防止素子をバ
ックアップ用電池のプラス極とスイッチング回路のスイ
ッチング素子同土間の共通接続点との間に介設し、バン
クアップ用電池から過充電防止素子を介して電流が漏出
するのを防止するように構成したものである。

〔作用〕

本発明に係るメモリバックアップ回路においては、電源
スィッチがＯＮされたときには、複数のスイッチング素
子がＯＮとなってスイッチング回路が閉成され、揮発性
メモリはスイッチング回路を介して電源から電流が供給
されるので、揮発性メモリに記憶したデータは記憶保持
される。このとき、バックアップ用電池はスイッチング
回路と揮発性メモリとを接続する接続線に接続されてい
るので、スイッチング回路を介して電源から供給される
電流で充電される。

このバンクアップ用電池のプラス極とスイッチング回路
のスイッチング素子同土間の共通接続点との間には過充
電防止素子が介設されているので、バックアップ用電池
がフル充電された後、バックアップ用電池に流れる電流
は過充電防止素子及びスイッチング素子を介してグラン
ドにバイパスされて、バックアップ用電池の過充電が防
止される。

電源スィッチがＯＦＦされたときには、複数のスイッチ
ング素子がＯＦＦとなりスイッチング回路は開成される
ので、バックアップ用電池は充電されなくなる。しかし
、このときにはバックアップ用電池が揮発性メモリに電
流を供給するので、揮発性メモリに記憶したデータは消
去されることなく継続して記憶保持される。

また、バンクアップ用電池から過充電防止素子及びスイ
ッチング素子を介してグランドに漏出する漏れ電流は、
スイッチング素子のＯＦＦ状態により阻止されるので、
バンクアップ用電池の電力は揮発性メモリでバックアッ
プ用として消費されるだけとなる。

〔発明の効果〕

本発明に係るメモリバックアップ回路によれば、バック
アップ用電池の過充電を防止するための過充電防止素子
をバックアップ用電池のプラス極とスイッチング回路の
スイッチング素子同土間の共通接続点との間に介設した
ので、電源スィッチがＯＦＦされスイッチング回路が開
成されてバンクアップ用電池で揮発性メモリをバックア
ップしているときには、バックアップ用電池から過充電
防止素子及びスイッチング素子を介して電流がグランド
に漏出することがなく、バックアップ用電池の電力は揮
発性メモリをバックアップするためにだけ消費されるの
で、バックアップ用電池のバックアップ時間を大幅に増
大することができる。

また、余分なダイオードなどを設けることなく簡単な回
路構成なので、部品点数を増やす必要もなく、コストの
低減化を図ることができる。

〔実施例〕

以下、本発明を電子タイプライタに適用した場合の実施
例について図面に基いて説明する。

タイプライタ１は、第１図の制御系のブロック図に示す
ように、印字機構２、キーボード３、制御袋ＭＣ及び電
源スィッチがＯＦＦされたときにＲＡＭ７に記憶した各
種のデータを記憶保持するためのバックアップ回路４等
を備えている。

印字機構２は、印字ヘッドを載置したキャリッジをプラ
テンの長手方向に沿って移動させるキャリッジ駆動機構
とその駆動モータとその駆動回路、印字用紙を紙送りす
る紙送り機構とその駆動モータとその駆動回路、印字ヘ
ッド駆動回路などから構成されている。

前記キーボード３には、アルファベットキー数字キー、
スペースキーを含む文字キーや機能キーなどの多数のキ
ーが設けられている。

前記制御装置Ｃは、ｌチップＣＰＵ　（中央演算装置）
５と、ＣＰＵ５にデータバスなどを介して接続されたＲ
ＯＭ　（リード・オンリ・メモリ）６及びＲＡＭ　（ラ
ンダム・アクセス・メモリ）７などで構成されており、
印字機構２及びキーボード３はデータバスなどを介して
夫々ＣＰＵ５に接続されている。

ＲＯＭ６には、キーボード３の各文字キーや各種機能キ
ーから入力されるコードデータに対応させて印字機構２
を制御する制御プログラムなどが記憶されている。ＲＡ
Ｍ７には、キーボード３から入力されたデータを記憶す
るメモリやＣＰＵ５で演算処理した結果を一時的に記ｊ
Ｑする各種のメモリなどが設けられている。尚、ＲＡＭ
７は揮発性メモリであるスタチックＲＡＭなどで構成さ
れている。

次に、タイプライタｌの電源スィッチをＯＦＦしたとき
にリチウム電池Ｅ（バンクアップ用電池）の電力を揮発
性メモリであるＲＡＭ７に供給するバックアップ回路４
について、第２図に基いて説明する。

図示外の電源から供給される＋５ｖライン（定電圧ライ
ン）に接続されている端子ｌＯとＲＡＭ７の端子Ｖｃｃ
とを接続する接続線Ｌ１の途中部には、この接続線Ｌ１
を遮断或いは導通させるためのＰＮＰ型のトランジスタ
ＴＲＩ（スイッチング素子）が設けられ、グランドに接
続された端子ＩＩとＲＡＭ７の端子ＧＮＤとはグランド
線Ｌ２で接続されている。また、端子１０とトランジス
タＴＲＩのエミッタとの間の接続線Ｌ１とグランド″ｆ
ｒＭＬ２とを接続する接Ｖｔ線Ｌ３には、ツェナー電圧
を３■とするツェナーダイオードＤ１と抵抗Ｒ１とが直
列接続されている。

トランジスタＴＲＩのベースとグランド線Ｌ２とを接続
する接続線Ｌ４には、抵抗Ｒ３とトランジスタＴＲＩの
ベース電流を流すためのＮＰＮ型のトランジスタＴＲ２
（スイッチング素子）とが直列接続され、トランジスタ
ＴＲ２のベースと接続綿Ｌ３のツェナーダイオードＤ３
と抵抗Ｒ１との接続°点とは抵抗Ｒ２を介して接続され
ている。

トランジスタＴＲＩのコレクタとＲＡＭ７の端子Ｖｃｃ
との間の接続線Ｌ１とグランド線Ｌ２とを接続する接続
線Ｌ５には、抵抗Ｒ４とＲＡＭ７に記憶したデータをバ
ックアップするためのリチウム電池Ｅ（２次電池）とが
直列接続されている。

更に、リチウム電池Ｅのプラス極と、トランジスタＴＲ
２のコレクタと抵抗Ｒ３の共通接点Ｐとの間に、ツェナ
ー電圧を３Ｖとするツェナーダイオ−）”Ｄ２（過電流
防止素子）が介設されている。

尚、抵抗Ｒ１は比較的大きな抵抗値であるが、抵抗Ｒ２
、抵抗Ｒ３及び抵抗Ｒ４は小さな抵抗値に設定されでい
る。尚、トランジスタＴＲＩとトランジスタＴＲ２及び
抵抗Ｒ１〜Ｒ３でスイッチング回路が構成されている。

次に、タイプライタｌの電源スィッチを投入したときに
ＲＡＭ７の各メモリのデータを記憶保持する場合の作用
について、第２図に基いて説明する。

タイプライタ１の電源スィッチが投入され、端子ＩＯの
電圧が上昇して約３■に達したときには、ツェナーダイ
オードＤＩが導通して接続線Ｌ３にツェナー電流が流れ
、抵抗Ｒ１に発生する電圧によりトランジスタＴＲ２の
ベース電流が流れてトランジスタＴＲ２が導通する。こ
れにより、接続線Ｌ４にトランジスタＴＲＩのベース電
流が流れてトランジスタＴＲ２も導通し、＋５Ｖが接続
線Ｌ１を介してＲＡＭ７の端子Ｖｃｃに印加され、ＲＡ
Ｍ７のデータが記憶保持される。

このとき、リチウム電池Ｅは＋５■電源で充電されるが
、リチウム電池Ｅの電圧（充電電圧）が約３ｖに達して
フル充電されたときには、余分な電流はツェナーダイオ
ードＤ２及び接続線Ｌ４及びトランジスタＴＲ２を介し
てグランド線Ｌ２に流れるので、リチウム電池Ｅが過充
電されることはない。

次に、タイプライタ１の電源スィッチが遮断されたとき
にリチウム電池ＥでＲＡＭ・７のデータをバックアップ
する場合の作用について説明する。

タイプライタ１の電源がオフされて＋５■ラインが約３
■より低くなったときには、ツェナーダイオードＤＩが
オフされてトランジスタＴＲ２がオフされるのに伴って
、トランジスタＴＲＩもオフされる。従って、接続線Ｌ
１の途中部が遮断されて＋５Ｖ電圧は端子Ｖｃｃに供給
されなくなるが、このときリチウム電池Ｅのバンクアッ
プ電圧がＲＡＭ７の端子Ｖｃｃに印加され、ＲＡＭ７に
はリチウム電池Ｅから電流が供給されて、データは消去
されることなく継続して記憶保持される。

このとき、リチウム電池Ｅのプラス端子から流れる電流
はＲＡＭ７の端子Ｖｃｃへ流れる電流１）だけである。

なぜならば、トランジスタＴＲＬがオフされているので
接続線Ｌ１は遮断されており、またトランジスタＴＲ２
がオフされているので接続線Ｌ４も遮断されている。従
って、リチウム電池Ｅから＋５■ラインへ漏出する電流
及びツェナーダイオードＤ２のツェナー特性（第８図参
照）に基くツェナー電流の漏出が防止される。

第３図に示すリチウム電池Ｅの電圧特性から判るように
、電源スィッチがオフされた時点ＬＱから所定時間後の
ｔｌに至る間の電圧降下は、ＲＡＭ７をバンクアップす
るときの負荷に対応する降下分だけとなり、リチウム電
池Ｅの寿命つまりＲＡＭ７に記憶したデータを記憶保持
し得る時間を大幅に増大することができる。

【図面の簡単な説明】

図面のうち第１図〜第３図は本発明の実施例を示すもの
で、第１図はメモリバックアップ回路を備えたタイプラ
イタの制御系のブロック図、第２図はメモリハックアッ
プ回路、第３図はリチウム電池の電圧特性の線図、第４
図は従来技術に係るメモリバックアップ回路、第５図は
第４図のメモリパックアンプ回路の第３図相当図、第６
図は従来技術に係るメモリバックアップ回路、第７図は
第６図のメモリバンクアンプ回路の第３図相当図、第８
図はツェナーダイオード特性の線図である。 ７・・スタティックＲＡＭ、　　Ｄ２・・ツェナーダイ
オード、　Ｅ・・リチウム電池、　ＴＲＩ・ＴＲ２・・
トランジスタ、　Ｒ１−Ｒ３・・抵抗。 特許出願人　　ブラザー工業株式会社 第３図 第 図 第 図 第６図 第７図 吟 ｉｉ１

Claims (1)

【特許請求の範囲】
1. （１）電源から揮発性メモリに至る接続線に介設され、
   電源スイッチＯＮ時に閉成するとともに電源スイッチＯ
   ＦＦ時には開成する複数のスイッチング素子からなるス
   イッチング回路と、 前記スイッチング回路と揮発性メモリとを接続する接続
   線に接続され、電源スイッチＯＮ時には充電され、また
   電源スイッチＯＦＦ時には前記揮発性メモリに電流を供
   給するバックアップ用電池とを設け、 前記バックアップ用電池の過充電防止素子をバックアッ
   プ用電池のプラス極とスイッチング回路のスイッチング
   素子同土間の共通接続点との間に介設し、バックアップ
   用電池から前記過充電防止素子を介して電流が漏出する
   のを防止するように構成したことを特徴とするメモリバ
   ックアップ回路。