JPS6127776B2

JPS6127776B2 -

Info

Publication number: JPS6127776B2
Application number: JP53109707A
Authority: JP
Inventors: Kunihiko Oonuma; Hideo Maejima
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-09-08
Filing date: 1978-09-08
Publication date: 1986-06-27
Also published as: JPS5537628A

Description

【発明の詳細な説明】本発明は計算機内のバス上のデータに基づき、
多数のジヤンプ先アドレスを高速に決定するバス
マルチジヤンプ方式に関する。

マイクロプログラム方式による計算機の制御の
流れは、マイクロプログラムの指定アドレスを逐
次インクリメント又は新しいアドレスを再設定
（ジヤンプ（分岐）と呼ぶ）することにより行わ
れている。このアドレス分岐をいかにするかによ
りその制御内容が変化する。従来マイクロプログ
ラムのアドレス分岐は第１図に示す様に命令をも
つてくる命令フエツチサイクルから、その持つて
こられた命令の実行ルーチン１３Ａ〜１３Ｅへの
分岐１２は、持つてきた命令の内容、一般には命
令はインストラクシヨンレジスタ（IR）に格納
されるのでIRの内容に従つて、一義的に決めら
れた、その命令の実行ルーチン１３Ａ〜１３Ｅの
先頭へと分岐している。しかし、その命令の実行
ルーチン例えば１３Ｅでは先頭の処理ルーチン１
４Ａの後、種々の条件下で分岐する。この分岐
は、例えばあるレジスタの内容が、マイナスか否
かの判断１を行ない、マイナスのときはある処理
１４Ｂ、零のときはある別な処理１５Ｂなど種々
の判断１５Ａ，１５Ｂ，１５Ｃに従つた処理１４
Ｂ，１４Ｃ，１４Ｄ，１４Ｅを行つている。この
方式では判断要素１５Ａ〜１５Ｃが多数になつた
場合、判断用回路の増加を招くとともに一連の判
断が一連の処理中に直列的に行われていくため、
何度も判断用マイクロプログラムを入れなければ
ならず、命令処理連度の低下を招くことになる。
第２図に従来の計算機のデータストラクチヤ部
（データの転送、演算を行う部）２１５とコント
ロールストラクチヤ部（命令の判断、分岐など制
御関係を行う部）２１６のブロツク図を示す。本
図からも明らかなようにデータストラクチヤ部２
１５とコントロールストラクチヤ部２１６とはほ
ぼきれいに分離されているといつても過言ではな
く、命令による分岐はデータバス２０１上の命令
をコントロールストラクチヤ部２１６内のインス
トラクシヨンレジスタ２０２に書きこみ、このレ
ジスタ２０２の内容を命令デコーダ及びエンコー
ダ２０３で種々修飾を加え、この内容を出力バツ
フア２０４Ａを通してROMアドレスレジスタ２
０５にセツトする。ROMアドレスレジスタ２０
５にセツトされた内容は命令の内容に修飾を加え
たものでこの修飾は各種の機種により任意の形で
都合のよいように加えられるものである。ROM
２０６はこのレジスタ２０５の内容をアドレスと
してそれに対応して複数ビツトの制御信号をマイ
クロインストラクシヨンレジスタ２２０にセツト
した後、デコーダ２１４に送る。デコーダ２１４
でデコードされた制御信号は夫々制御対象へ供給
される。ROM２０６から読み出された制御情報
の１部は出力バツフア２０４Ｂを介してROMア
ドレスレジスタ２０５に入力される。デコーダ２
１４でデコードされた制御信号の一部はインバー
タ２０７を介して出力バツフア２０４Ａに、また
直接に出力バツフア２０４Ｂに入力され、これら
のバツフアの開閉を制御する。データストラクチ
ヤ部２１５はデコーダ２１４でデコードされた制
御信号に従つて動作を行う。例えば加算を例とす
ると、データバス２０１上のデータがバツフアレ
ジスタ２０８に格納され演算ゲート２０９の一方
へ接続される。又演算ゲート２０９の他方には被
加数がレジスタフアイル２１１より読み出されて
加えられる。演算回路２０９ではこれら２つの入
力の加算を行つた後バツフアレジスタ２１０へ一
担格納し、又これをレジスタフアイル２１１中の
格納対象レジスタへ格納して処理を終了する。こ
の処理結果はまた、出力バツフア２０４Ｃを介し
てレジスタフアイル２１１からデータバス２０１
に必要に応じて送られる。この演算結果に関する
正，負，偶数，奇数オーバーフロー、キヤリーの
発生などの演算時のステータス情報はフラグ記憶
レジスタ２１２に記憶される。このステータス情
報はマイクロプログラムの分岐情報として使用さ
れており、前述の実行ルーチン内での判断分岐を
行うために、判断すべき内容指定をROM２０６
より出力し、マイクロインストラクシヨンレジス
タ２２０にセツトした後デコーダ２１４でデコー
ドし、データセレクタ２１３の選択入力端子に入
力する。フラグ記憶レジスタ２１２のステータス
情報はデータセレクタ２１３のデータ入力として
加えられており、セレクタ端子により選択された
内容が、条件成立信号線２１７に乗る。条件成立
信号線２１７はROMアドレスレジスタ２０５に
接続されており出力バツフア２０４Ａ又は２０４
Ｂにより加えられた制御情報を該レジスタ２０５
に再記憶させるか、又は現在記憶している内容の
インクリメントをするかの指定を行う。これによ
り条件成立信号線２１７の内容により分岐を行つ
ている。このため、データバス２０１上のデータ
の内容により分岐したいときはこのデータを一担
データストラクチヤ部２１５に取り込み、さらに
フラグ記憶レジスタ２１２にそのステータスをセ
ツトし、マイクロプログラムで分岐したい指定を
出して、分岐しなければならず、特に判断がいく
つもあり、多分岐を行いたいときはマイクロプロ
グラムステツプが多数かかり処理の遅れを招いて
いる。

本発明は、多数の分岐を高速に行いうるマルチ
ジヤンプ方式を提供することであり、より具体的
には、従来の判断による分岐方式においてレジス
タの内容に従つて多分岐できる回路を加え、任意
の時点で、マイクロプログラムで指定することに
より、デーバス上のデータの一部又は全部を多分
岐するための要素（現実的にはROMのアドレ
ス）として用いることができる様にし、命令の実
行ルーチン内で種々の処理サブルーチンへ一発で
多分岐できるようにしたところに特徴がある。

本発明の実施例を第３図を用いて説明する。本
発明はとくにコントロールストラクチヤ部の改良
にある。なお、第３図では図面の簡単化のため、
改良されたコントロールストラクチヤ部のみ示
し、第２図で示したデータストラクチヤ部は図示
されていない。コントロールストラクチヤ部にデ
ータバス２０１に接続してジヤンプデータラツチ
レジスタ３０３を設ける。線３５２上のマイクロ
プログラムからの指定により発生されるジヤンプ
データセツト信号と線３５３上のタイミングパル
スがANDゲート３０６Ａを介してレジスタ３０
３のセツト端子に入力され、データのセツトが、
行われる。このタイミングパルスは計算機内の制
御回路（図示せず）により発生されるものであ
る。

レジスタ３０３の出力をデータセレクタ３０４
を通してマイクロプログラムアドレスジエネレー
タ２０３Ａに入力する。このマイクロプログラム
アドレスジエネレータ２０３Ａは次に実行すべき
マイクロプログラムのアドレスを作成するもの
で、本回路は一般に入力信号のビツト数とROM
のアドレスビツト数が異るため、ビツト長の変
換、極性の変更、ビツト配列の入れ替え等信号の
修飾に用いられ、PLA，ROM、又はランダムゲ
ート等で構成される。データセレクタ３０４の他
方の入力はインストラクシヨンレジスタ２０２の
出力に接続されており命令の実行ルーチンへの多
分岐に用いられている。また該アドレスジエネレ
ータ２０３Ａの出力は出力バツフア２０４Ａを通
してROMアドレスレジスタ２０５に入力され
る。本レジスタ２０５の出力は、ROM２０６に
アドレス情報として加えられる。ROM２０６か
らの出力はマイクロインストラクシヨンレジスタ
２２０にラツチされ、その出力はデコーダ２１４
に加えられて、デコードされた後、制御信号とし
て各制御対象に接続される。線３５１上のバスマ
ルチジヤンプフラグセツト信号は、ジヤンプデー
タラツチレジスタ３０３の内容により多分岐する
ためのバスマルチジヤンプ実行用のバスマルチジ
ヤンプフラグレジスタ３０５のセツト入力端子に
線３５３上のタイミングパルスとANDゲート３
０６ＢでANDを取られた後、入力される。ま
た、このバスマルチジヤンプフラグレジスタ３０
５のリセツト端子には、線３５０上の信号と、線
３５３上のタイミングパルスとがANDゲート３
０６ＣでANDを取られた後、入力される。該フ
ラグレジスタ３０５の出力はデータセレクタ３０
４の選択信号入力端子に入力されている。該フラ
グレジスタ３０５がセツトされている時はマイク
ロプログラムアドレスジエネレータ２０３Ａへは
ジヤンプデータラツチレジスタ３０３の内容がデ
ータセレクタ３０４により入力され、該フラグレ
ジスタ３０５がリセツトされているときはインス
トラクシヨンレジスタ２０２の内容がデータセレ
クタ３０４により入力される。このジエネレータ
２０３Ａにはフラグレジスタ３０５の出力が入力
されており、フラグレジスタ３０５がセツト状態
にあるときには、レジスタ３０３内のジヤンプデ
ータに対するアドレスを発生し、フラグレジスタ
３０５がリセツト状態にあるときはインストラク
シヨンレジスタ２０２内のインストラクシヨンに
対するアドレス発生を行う。このようにすること
により、ROMアドレスレジスタ２０５にはデー
タバス２０１の内容をセツトすることが可能とな
り、データバス２０１上のデータの内容により多
分岐することが可能となる。また、出力バツフア
２０４Ａ，２０４Ｂは３ステートバツフア又はオ
ープンコレクタの出力バツフアで、ROMアドレ
スレジスタ２０５に、ROM２０６の内容をジヤ
ンプ先アドレスをしてセツトする時に用いるもの
で常に出力バツフア２０４Ａ，２０４Ｂは正反対
に働く。すなわち２０４Ａ，２０４Ｂはいづれか
一方のみ開いている。すなわち線３５０上のデコ
ードされた信号により出力バツフア２０４Ａが開
かれている時にはアドレスジエネレータ２０３Ａ
の出力がROMアドレスレジスタ２０５にセツト
される。なお、この時出力バツフア２０４Ｂに
は、線３５０上の信号をインバータ３１２により
反転した信号が印加される。従つて出力バツフア
２０４Ｂは閉となる。逆に線３５０上の信号によ
り出力バツフア２０４Ａが閉となるときには出力
バツフア２０４Ｂは開であり従つて、線３６２上
の信号がROMアドレスレジスタ２０５にセツト
される。これらの出力バツフアはROMアドレス
が常にインクリメント（＋１）だけではマイクロ
プログラムの配列が不可能であるため、ジヤンプ
する必要がある時、例えばマルチジヤンプ指定で
ない時の分岐又はジヤンプの時に用いられる。す
なわちデータストラクチヤ部（図示せず）内のフ
ラグ記憶レジスタ（図示せず）から選択されたス
テータス情報に基づき、条件判定が行われ、線２
１７上に条件成立信号が出力されるとROMアド
レスレジスタ２０５は出力バツフア２０４Ａ，２
０４Ｂの出力を取り込み、線２１７上に条件成立
信号が出力されていない時は、ROMアドレスレ
ジスタ２０５は、現在記憶しているアドレスを＋
１だけインクリメントしたアドレスを記憶する。
第４図は本発明を用いて多分岐を行うときのマイ
クロプログラムの指定例を示す。第５図ａ，ｂ，
ｃ，ｄは、第４図に示したマイクロプログラムの
指定と、データラツチレジスタ、マルチジヤンプ
フラグレジスタのセツト、リセツトのタイミング
を示したものである。以下、第４図，第５図に基
づき、第３図によるマルチジヤンプ動作を説明す
る。なお、第５図ａは各時刻において、実行され
るマイクロプログラムの指定を表わし、ｂは線３
５３上のタイミングパルスを表わし、ｃ，ｄはそ
れぞれ、ジヤンプデータラツチレジスタ及びマル
チジヤンプフラグレジスタのセツト、リセツト状
態を示す。マルチジヤンプのためマイクロプログ
ラムの指定は、第５図に示すごとく、セツトジヤ
ンプデータ指定４００、セツトバスマルチジヤン
プフラグ指定４０２、マルチジヤンプ指定４０４
よりなる。第５図ａに示すごとく、時刻T₁₁にお
いてセツトジヤンプデータ指定４００がROM２
０６から読み出され、マイクロインストラクシヨ
ンレジスタ２２０にセツトされる。この結果、デ
コーダ２１４から線３５２上にジヤンプデータラ
ツチレジスタ３０３をセツトする信号が出力され
る。このラツチレジスタ３０３はデータバス２０
１上のジヤンプデータをセツトする。時刻T₁₂に
おいて、第５図ｂに示すごとく、線３５３上のタ
イミングパルスが高レベルから低レベルに低下す
る。この結果、アンドゲート３０６Ａの出力は高
レベルから低レベルに低下する。ジヤンプデータ
ラツチレジスタ３０３は、第５図ｃに示すごと
く、このアンドゲート３０６Ａの出力の変化に応
答して、データバス２０１上の信号をセツトす
る。次に、時刻T₂₁においてセツトバスマルチジ
ヤンプフラグ指定がマイクロインストラクシヨン
レジスタ２２０にセツトされる。この結果、デコ
ーダ２１４により、線３５１上に２つのフラグセ
ツトのための信号が出力される。時刻T₂₁におい
て、線３５３上のタイミングパルスが低レベルか
ら高レベルに変化するが、その後、時刻T₃₁にお
いて、再び高レベルから低レベルに変化する。こ
の変化がアンドゲート３０６Ｂの出力も表われ
る。バスマルチジヤンプフラグレジスタ３０５は
この変化に応答してセツト状態となる。この結
果、データセレクタ３０４はジヤンプデータラツ
チレジスタ３０３にラツチされているジヤンプデ
ータをマイクロプログラムアドレスジエネレータ
２０３Ａに入力する。その結果、このアドレスジ
エネレータ２０３Ａは、ジヤンプデータに対応す
るROMアドレスを発生することになる。その
後、時刻T₃₁において、マルチジヤンプ指定がマ
イクロインストラクシヨンレジスタに読み出され
る。この結果、デコーダ２１４から線３５０上に
マルチジヤンプ起動信号が出力される。この信号
により出力バツフア２０４Ａが開くなり、出力バ
ツフア２０４Ｂは閉となる。この結果、ROM２
０６からのアドレス出力はROMアドレスレジス
タには入力されずに、マイクロプログラムアドレ
スジエネレータ２０３Ａの出力がROMアドレス
レジスタに入力される。このジエネレータ２０３
Ａからは、ジヤンプデータラツチレジスタ３０３
に記憶されているジヤンプデータに対する、
ROMアドレスが出力されているので、結局、
ROMアドレスレジスタ２０５にはデータバス２
０１から送られてきたジヤンプデータに対する
ROMアドレスがセツトされることになる。バス
マルチジヤンプフラグレジスタ３０５はアドレス
データがROMアドレスレジスタ３０９にセツト
された時点で不要となり、又次の命令フエツチの
場合のインストラクシヨンレジスタ２０２の内容
（命令）による命令実行ルーチンへの多分岐時ま
でセツトしておくことはできないため、マルチジ
ヤンプ指定４０４の実行時に線３５０の信号と線
３５３上のタイミング信号をアンドゲート３０６
Ｃを介して、このフラグ３０５のリセツト端子に
入力してあり、時刻T₃₂において、タイミングパ
ルスの立下がり時に自動的にリセツトされる。こ
うしてマルチジヤンプの１ジヤンプ動作が終了す
る。本方式を用いることにより、従来の判断、分
岐によるマイクロプログラムの流れを、本発明の
一発で行う多分岐で処理でき処理速度の向上が図
れるが、その具体的使用例として、命令コードの
拡張を行つた場合の処理を例として説明する。計
算機の命令は第６図に示される如く命令部、アド
レス修飾を行う修飾部、ADDR部で構成される。
ここで命令部は“READ”，“WRITE”，“ADD”
等の処理命令を示すが、この部のみの処理では処
理が不足の場合、又はユーザに命令仕様を開放し
自由に拡張される場合等命令部に特定コードを割
当て実際の処理内容は実効アドレスのデータに
“FUNCTION”の形で与え、CPUはこれを判別
して処理を行うものとする。本例ではその処理例
を第７図に示す。すなわち、プロテクシヨン機
能、タイマー機能の操作をFUNCTION部にて指
示するものである。

この処理を従来例の判定分岐方式で実現したの
が第８図であり、命令処理ルーチンのみを示して
ある。図から解かる様にFUNCTIONの内容を解
読するためにアキユシユーレータに格納した
FUNCTIONの内容を逐一演算判読するため、ウ
オツチドグタイマースタートを実施するには10ス
テツプ以上の長い処理フロー７００〜７１８，８
０２〜８１０が必要となり、高速処理要求される
計算機には不適当となる。第９図は本発明を用い
たときの処理フローを示すもので、FUNCTION
はジヤンプデータレジスタにセツトされ、この内
容に従つて次の実施すべき、マイクロプログラム
アドレスへと分岐することになる。（本発明では
これをマルチジヤンプ“多分岐”と呼んでいる）
従つて処理は図示された如くどの処理に於いても
４ステツプで済むことになり、大巾な処理ステツ
プ数の低減すなわち高速化が図れたことになる。
また本方式の特徴として、データバス上の値で、
自由に分岐できるため、マイクロプログラムの分
岐先アドレスをデータストラクチヤ部（図示せ
ず）内のいかなるレジスタ（例えばアキユミレー
タ、アキユミユレータイクステンシヨン、ワーク
レジスタ、等演算に使用するレジスタでデータバ
スへ読み出し可能なレジスタ）、更にはコアメモ
リ等の主メモリの中へも格納可能であり、マイク
ロプログラムレベルでのサブルーチンのリターン
用レジスタとしても上記レジスタ類、主メモリが
自由に使用できる。

【図面の簡単な説明】

第１図は、従来のマイクロプログラム処理の流
れを示した図、第２図は、従来の計算機のデータ
ストラクチヤ部とコントロールストラクチヤ部の
概略図、第３図は、本発明のコントロールストラ
クチヤ部のブロツク図、第４図は、本発明による
バスマルチジヤンプを使用する場合のマイクロプ
ログラム指定例、第５図ａ，ｂ，ｃ，ｄは、それ
ぞれ、第４図の指定のタイミング、タイミングパ
ルス波形、ジヤンプデータラツチレジスタとマル
チジヤンプフラグのセツト、リセツトのタイミン
グを示す図、第６図は計算機の命令フオーマツト
例、第７図は命令の拡張部での処理仕様例、第８
図は従来例に於ける処理フローの例、第９図は本
発明による処理フローの例である。３０３…ジヤンプデータラツチレジスタ、２０
２…インストラクシヨンレジスタ、３０４…デー
タセレクタ、２０３Ａ…マイクロプログラムアド
レスジエネレータ、３０５…マルチジヤンプフラ
グレジスタ。

Claims

【特許請求の範囲】

１データバスに接続されてマイクロプログラム
のアドレス決定のためのデータを記憶するジヤン
プデータラツチレジスタと、上記データバスに接
続されたインストラクシヨンレジスタと、マイク
ロプログラムを記憶した記憶装置と、ジヤンプデ
ータラツチレジスタの出力及び上記インストラク
シヨンレジスタの出力に応答して、上記記憶装置
を発生するためのマイクロプログラムアドレスジ
エネレータと、上記ジヤンプデータラツチレジス
タと上記インストラクシヨンレジスタの出力を切
換て上記マイクロプログラムアドレスジエネレー
タに入力するためのデータセレクタと、上記ジヤ
ンプデータラツチレジスタのデータに基づき、マ
イクロプログラムの実行を行なうべきことを指示
するためのマルチジヤンプフラグレジスタを設
け、該マルチジヤンプフラグレジスタはマイクロ
プログラムによりセツトおよびリセツトされるご
とく上記マイクロプログラム記憶装置に結合され
ており、上記データセレクタは、上記マルチジヤ
ンプフラグレジスタの出力により上記ジヤンプデ
ータラツチレジスタと上記インストラクシヨンレ
ジスタの出力を切換えて出力するごとく構成され
ていることを特徴とするバスマルチジヤンプ方
式。