JPH021982A - Ｍｉｓ型半導体集積回路装置 - Google Patents
Ｍｉｓ型半導体集積回路装置Info
- Publication number
- JPH021982A JPH021982A JP63143152A JP14315288A JPH021982A JP H021982 A JPH021982 A JP H021982A JP 63143152 A JP63143152 A JP 63143152A JP 14315288 A JP14315288 A JP 14315288A JP H021982 A JPH021982 A JP H021982A
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- JP
- Japan
- Prior art keywords
- film
- oxide film
- bpsg
- integrated circuit
- thermal oxide
- Prior art date
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- Pending
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳ型（絶縁ゲート型）半導体集積回路装置
に関し、特に耐放射線性を有する半導体集積回路装置に
関する。
に関し、特に耐放射線性を有する半導体集積回路装置に
関する。
一般に、ＭＩＳ型半導体集積回路装置では、電離性放射
線（Ｔ線、Ｘ線、電子線）等の被爆によって酸化膜、特
にゲート酸化膜中に正電荷が蓄積され、酸化膜−シリコ
ン境界の界面準位が増加して特性が変動される。したが
って、人工衛星や原子炉点検用ロボット等のように放射
線被爆環境下で使用する機器に対して、低消費電力のＭ
ＩＳ型半導体集積回路装置を適用することが難しいもの
となっている。
線（Ｔ線、Ｘ線、電子線）等の被爆によって酸化膜、特
にゲート酸化膜中に正電荷が蓄積され、酸化膜−シリコ
ン境界の界面準位が増加して特性が変動される。したが
って、人工衛星や原子炉点検用ロボット等のように放射
線被爆環境下で使用する機器に対して、低消費電力のＭ
ＩＳ型半導体集積回路装置を適用することが難しいもの
となっている。
このため、従来では例えば酸化膜形成プロセスを低温化
することや、酸化膜形成後に窒素雰囲気中でアニールす
る等の対策がなされている。
することや、酸化膜形成後に窒素雰囲気中でアニールす
る等の対策がなされている。
上述した従来の対策では、放射線を被爆したときにゲー
ト酸化膜中に蓄積される正電荷や界面準位の発生を抑止
することは困難であり、ＭｒＳ型電界効果トランジスタ
（Ｍ［５ＦＥＴ）のしきい値電圧が大きく変化されてし
まう。例えば、このＭＩＳＦＥＴを用いて構成した演算
増幅器では、しきい値電圧の変動によって動作点が移動
され、ダイナミックレンジが狭くなって使用が制限され
るという問題が生じている。
ト酸化膜中に蓄積される正電荷や界面準位の発生を抑止
することは困難であり、ＭｒＳ型電界効果トランジスタ
（Ｍ［５ＦＥＴ）のしきい値電圧が大きく変化されてし
まう。例えば、このＭＩＳＦＥＴを用いて構成した演算
増幅器では、しきい値電圧の変動によって動作点が移動
され、ダイナミックレンジが狭くなって使用が制限され
るという問題が生じている。
本発明は放射線被爆によるしきい値電圧の変動を小さく
することができるＭＩＳ型半導体集積回路装置を提供す
ることを目的としている。
することができるＭＩＳ型半導体集積回路装置を提供す
ることを目的としている。
本発明のＭｉｓ型半導体集積回路装置は、半導体基板と
ゲート電極との間に設けるゲート絶縁膜を、熱酸化膜と
ＢＰＳＧ （ボロン燐ガラス）膜の２層構造としている
。
ゲート電極との間に設けるゲート絶縁膜を、熱酸化膜と
ＢＰＳＧ （ボロン燐ガラス）膜の２層構造としている
。
上述した構成では、放射線被爆によって熱酸化膜中に発
生された可動正電荷を、ＢＰＳＧ膜中の再結合中心や捕
獲中心により再結合消滅させ或いは捕獲不動化させ、該
可動正電荷が熱酸化膜と半導体基板との界面へ移動する
ことを抑制し、界面準位の形成を低減する。
生された可動正電荷を、ＢＰＳＧ膜中の再結合中心や捕
獲中心により再結合消滅させ或いは捕獲不動化させ、該
可動正電荷が熱酸化膜と半導体基板との界面へ移動する
ことを抑制し、界面準位の形成を低減する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
図において、１はＰ型シリコン基板であり、フィフィー
ルド酸化膜２で活性領域を画成し、この活性領域のシリ
コン基板１の主面には高濃度Ｎ型拡散層３を形成してソ
ース・ドレイン領域を構成している。また、活性領域に
は熱酸化膜４を形成するとともに、この熱酸化膜４上に
はＢＰＳＧ膜５を形成し、これら熱酸化膜４とＢＰＳＧ
膜５の２層構造をゲート絶縁膜としたゲート電極６を導
電性を持たせたポリシリコンで形成している。
ルド酸化膜２で活性領域を画成し、この活性領域のシリ
コン基板１の主面には高濃度Ｎ型拡散層３を形成してソ
ース・ドレイン領域を構成している。また、活性領域に
は熱酸化膜４を形成するとともに、この熱酸化膜４上に
はＢＰＳＧ膜５を形成し、これら熱酸化膜４とＢＰＳＧ
膜５の２層構造をゲート絶縁膜としたゲート電極６を導
電性を持たせたポリシリコンで形成している。
このゲート電極６上には眉間絶！４＆膜７を被着し、か
つこれに開設したコンタクトホールを通して前記ソース
・ドレイン領域３に導通する配線導体８を形成する。更
に、この上にパッシベーション膜９を形成している。
つこれに開設したコンタクトホールを通して前記ソース
・ドレイン領域３に導通する配線導体８を形成する。更
に、この上にパッシベーション膜９を形成している。
この構成のＭＩＳ型半導体集積回路の製造工程の一部、
即ち、ゲート絶縁膜４，５及びゲート電極６を形成する
方法を第２図（ａ）乃至（ｃ）を用いて説明する。
即ち、ゲート絶縁膜４，５及びゲート電極６を形成する
方法を第２図（ａ）乃至（ｃ）を用いて説明する。
先ず、第２図（ａ）のように、Ｐ型シリコン基板１の上
にフィールド酸化膜２及び熱酸化膜４を選択酸化法及び
熱酸化法により形成する。
にフィールド酸化膜２及び熱酸化膜４を選択酸化法及び
熱酸化法により形成する。
次いで、同図（ｂ）のように、ＣＶＤ法により全面にＢ
ＰＳＧ膜５Ａとポリシリコン膜６Ａを順次成長させる。
ＰＳＧ膜５Ａとポリシリコン膜６Ａを順次成長させる。
そして、ポリシリコン膜６Ａに燐を熱拡散させた後、同
図（Ｃ）のように、フォトリソグラフィ技術を利用して
ポリシリコン膜６Ａ及びＢＰＳＧ膜５Ａをパターン形成
し、ゲート電極６及びその下のＢＰＳＧ膜５を形成する
。
図（Ｃ）のように、フォトリソグラフィ技術を利用して
ポリシリコン膜６Ａ及びＢＰＳＧ膜５Ａをパターン形成
し、ゲート電極６及びその下のＢＰＳＧ膜５を形成する
。
この構成によれば、放射線を被爆したときに熱酸化膜４
中に多数の可動正電荷を生じるが、熱酸化膜４に隣接さ
れているＢＰＳＧ膜５は再結合中心や捕獲中心を多く含
んでいるため、この可動正電荷は再結合して消滅され、
或いは捕獲されて不動化される。このため、熱酸化膜４
とシリコン基板１との界面に到達する可動正電荷の数は
激減されて界面準位の形成が低減される。これにより、
しきい値電圧の変動が抑制でき、このＭＩＳ型半導体集
積回路装置を演算増幅器に用いた場合でも、ダイナミッ
クレンジの広い回路が構成できる。
中に多数の可動正電荷を生じるが、熱酸化膜４に隣接さ
れているＢＰＳＧ膜５は再結合中心や捕獲中心を多く含
んでいるため、この可動正電荷は再結合して消滅され、
或いは捕獲されて不動化される。このため、熱酸化膜４
とシリコン基板１との界面に到達する可動正電荷の数は
激減されて界面準位の形成が低減される。これにより、
しきい値電圧の変動が抑制でき、このＭＩＳ型半導体集
積回路装置を演算増幅器に用いた場合でも、ダイナミッ
クレンジの広い回路が構成できる。
以上説明したように本発明は、ゲート絶縁膜を熱酸化膜
とＢＰＳＧ膜の２層構造としているので、放射線被爆に
よって熱酸化膜中に発生された可動正電荷を、ＢＰＳＧ
膜中の再結合中心や捕獲中心により再結合消滅し、或い
は捕獲不動化し、該可動正電荷が熱酸化膜と半導体基板
との界面へ移動することを抑制して界面単位の形成を低
減し、しきい値の変動を抑止して放射線正に優れたＭＩ
Ｓ型半導体集積回路を得ることができる。
とＢＰＳＧ膜の２層構造としているので、放射線被爆に
よって熱酸化膜中に発生された可動正電荷を、ＢＰＳＧ
膜中の再結合中心や捕獲中心により再結合消滅し、或い
は捕獲不動化し、該可動正電荷が熱酸化膜と半導体基板
との界面へ移動することを抑制して界面単位の形成を低
減し、しきい値の変動を抑止して放射線正に優れたＭＩ
Ｓ型半導体集積回路を得ることができる。
第１図は本発明の一実施例の縦断面図、第２図（ａ）乃
至第２図（ｃ）は第１図の構成を製造するための工程一
部の縦断面図である。 ｌ・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ソース・ドレイン領域、４・・・熱酸化膜、
５・・・ＢＰＳＧ膜、６・・・ゲート電極、７・・・層
間絶縁膜、８・・・配線導体、９・・・パッシベーショ
ン膜。 第１図 ９パ、・７Ｎ−２／ヲ、贈 ３ ンーノ Ｌ−レイ／４勢ブ人 １ Ｐセノシｊコ２舐 第２
至第２図（ｃ）は第１図の構成を製造するための工程一
部の縦断面図である。 ｌ・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ソース・ドレイン領域、４・・・熱酸化膜、
５・・・ＢＰＳＧ膜、６・・・ゲート電極、７・・・層
間絶縁膜、８・・・配線導体、９・・・パッシベーショ
ン膜。 第１図 ９パ、・７Ｎ−２／ヲ、贈 ３ ンーノ Ｌ−レイ／４勢ブ人 １ Ｐセノシｊコ２舐 第２
Claims (1)
- １、半導体基板上にゲート絶縁膜を介してゲート電極を
形成してなるＭＩＳ型半導体集積回路装置において、前
記ゲート絶縁膜を熱酸化膜とボロン燐ガラスの２層構造
としたことを特徴とするＭＩＳ型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143152A JPH021982A (ja) | 1988-06-10 | 1988-06-10 | Ｍｉｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143152A JPH021982A (ja) | 1988-06-10 | 1988-06-10 | Ｍｉｓ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021982A true JPH021982A (ja) | 1990-01-08 |
Family
ID=15332134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143152A Pending JPH021982A (ja) | 1988-06-10 | 1988-06-10 | Ｍｉｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021982A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326316A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-06-10 JP JP63143152A patent/JPH021982A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326316A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体装置の製造方法 |
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