JPH0222857A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0222857A JPH0222857A JP63173220A JP17322088A JPH0222857A JP H0222857 A JPH0222857 A JP H0222857A JP 63173220 A JP63173220 A JP 63173220A JP 17322088 A JP17322088 A JP 17322088A JP H0222857 A JPH0222857 A JP H0222857A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にバイポーラ
・トランジスタとＭＯＳトランジスタとが同一基板上に
形成されるＢ １−ＭＯ３集積回路装置の製造方法に関
する。
・トランジスタとＭＯＳトランジスタとが同一基板上に
形成されるＢ １−ＭＯ３集積回路装置の製造方法に関
する。
高性能の縦型ＰＮＰトランジスタとして開発された三重
拡散型ＰＮＰトランジスタ（以下Ｔ−ＰＮＰトランジス
タという）は、縦形ＮＰＮトランジスタ（以下単にＮＰ
Ｎトランジスタという）と相補性が良いのでアナログ−
デジタル共存型のＢｉ−ＭＯ８＄ｉ’ｉｆｉ回路装置が
開発され、実用化されている。
拡散型ＰＮＰトランジスタ（以下Ｔ−ＰＮＰトランジス
タという）は、縦形ＮＰＮトランジスタ（以下単にＮＰ
Ｎトランジスタという）と相補性が良いのでアナログ−
デジタル共存型のＢｉ−ＭＯ８＄ｉ’ｉｆｉ回路装置が
開発され、実用化されている。
第３図は三重拡散型ＰＮＰ トランジスタを含む従来の
アナログ・デジタル共存型Ｂ １−ＭＯ３集積回路装置
の構造例を示す断面図である。ここで、Ｑｌ、Ｑ２およ
びＱｌはそれぞれＮＰＮトランジスタ、Ｔ−ＰＮＰトラ
ンジスタおよびＮチャネルＭＯＳトランジスタ（以下単
にＮｃｈトランジスタという）で、Ｎｃｈトランジスタ
Ｑ１によりデジタル部が構成される。この集積回路装置
の構造はつぎの方法で製造される。まず、Ｐ−型シリコ
ン基板１上にＮ１形埋込層２ａおよび２ｂを選択的に形
成した後、ついでＰ＋埋込層３ａおよび３ｂをそれぞれ
選択形成し、更にＮ−型エピタキシャル層４を基板全面
に成長させる。この際、Ｐ＋形埋込層３ａはＮ−形エピ
タキシャル屑４への外方拡散を大きくしてフローティン
グ領域とされる。つぎに、Ｔ−ＰＮＰトランジスタＱ２
のＰ＋型コレクタ領域５ａおよびＰ＋型絶縁分離領域５
ｂをＰ＋型埋込層３ａ及び３ｂとそれぞれ連続するよう
に形成する。ついで、ＮＰＮトランジスタＱ１のＮ＋型
コレクタ領域６をＮ＋型埋込層２ａと連続するように形
成した後、ＮｃｈトランジスタＱ３のＰ型ウェル領域７
を形成する。つぎにＮＰＮトランジスタＱ−ｔのＰ型ベ
ース領域９を形成した後、このＮＰＮトランジスタＱ１
のＰ＋型ベース・コンタクト領域１０ａおよびＴ−ＰＮ
ＰトランジスタＱ２のＰ”型エミッタ領域１０ｂ。
アナログ・デジタル共存型Ｂ １−ＭＯ３集積回路装置
の構造例を示す断面図である。ここで、Ｑｌ、Ｑ２およ
びＱｌはそれぞれＮＰＮトランジスタ、Ｔ−ＰＮＰトラ
ンジスタおよびＮチャネルＭＯＳトランジスタ（以下単
にＮｃｈトランジスタという）で、Ｎｃｈトランジスタ
Ｑ１によりデジタル部が構成される。この集積回路装置
の構造はつぎの方法で製造される。まず、Ｐ−型シリコ
ン基板１上にＮ１形埋込層２ａおよび２ｂを選択的に形
成した後、ついでＰ＋埋込層３ａおよび３ｂをそれぞれ
選択形成し、更にＮ−型エピタキシャル層４を基板全面
に成長させる。この際、Ｐ＋形埋込層３ａはＮ−形エピ
タキシャル屑４への外方拡散を大きくしてフローティン
グ領域とされる。つぎに、Ｔ−ＰＮＰトランジスタＱ２
のＰ＋型コレクタ領域５ａおよびＰ＋型絶縁分離領域５
ｂをＰ＋型埋込層３ａ及び３ｂとそれぞれ連続するよう
に形成する。ついで、ＮＰＮトランジスタＱ１のＮ＋型
コレクタ領域６をＮ＋型埋込層２ａと連続するように形
成した後、ＮｃｈトランジスタＱ３のＰ型ウェル領域７
を形成する。つぎにＮＰＮトランジスタＱ−ｔのＰ型ベ
ース領域９を形成した後、このＮＰＮトランジスタＱ１
のＰ＋型ベース・コンタクト領域１０ａおよびＴ−ＰＮ
ＰトランジスタＱ２のＰ”型エミッタ領域１０ｂ。
ｐ＋型コレクタ・コンタクト領域１０ｃを一つの拡散工
程で同時に形成する。ついで、ＮＰＮトランジスタＱ１
のＮ＋型エミッタ領域１１ａ、Ｎ”型コレクタ・コンタ
クト領域１ ｌ ｂ、Ｔ−ＰＮＰトランジスタＱ２のＮ
＋型ベース・コンタクト領域１１ｃおよびＮｃｈトラン
ジスタＱ、のＮ＋型ソース、ドレイン領域ｌｉｄを同じ
く同時形成した後、ＮｃｈトランジスタＱ３のゲート酸
化膜１２を形成し、更に絶縁酸化膜１３を開口してアル
ミ電極配線をそれぞれのトランジスタに設ければ完成す
る。
程で同時に形成する。ついで、ＮＰＮトランジスタＱ１
のＮ＋型エミッタ領域１１ａ、Ｎ”型コレクタ・コンタ
クト領域１ ｌ ｂ、Ｔ−ＰＮＰトランジスタＱ２のＮ
＋型ベース・コンタクト領域１１ｃおよびＮｃｈトラン
ジスタＱ、のＮ＋型ソース、ドレイン領域ｌｉｄを同じ
く同時形成した後、ＮｃｈトランジスタＱ３のゲート酸
化膜１２を形成し、更に絶縁酸化膜１３を開口してアル
ミ電極配線をそれぞれのトランジスタに設ければ完成す
る。
このように、上述した従来の製造方法は、Ｎｃｈトラン
ジスタＱ３のＮ＋型ソース、ドレイン領域１１ｄをＮＰ
ＮトランジスタＱ、のＮ＋型エミッタ領域１１ａ、Ｎ＋
型コレクタ・コンタクト領域１１ｂおよびＴ−ＰＮＰト
ランジスタＱ２のＮ＋型ベース・コンタクト領域１１ｃ
と拡散工程を共通にして同時に高濃度で浅く形成するの
で、形成されるソース、ドレイン領域１１ｄのＰ型ウェ
ル領域７との接合面の濃度勾配が急峻となり、ドレイン
近傍における電界強度を強めてソース、ドレイン耐圧を
低めるという欠点がある。
ジスタＱ３のＮ＋型ソース、ドレイン領域１１ｄをＮＰ
ＮトランジスタＱ、のＮ＋型エミッタ領域１１ａ、Ｎ＋
型コレクタ・コンタクト領域１１ｂおよびＴ−ＰＮＰト
ランジスタＱ２のＮ＋型ベース・コンタクト領域１１ｃ
と拡散工程を共通にして同時に高濃度で浅く形成するの
で、形成されるソース、ドレイン領域１１ｄのＰ型ウェ
ル領域７との接合面の濃度勾配が急峻となり、ドレイン
近傍における電界強度を強めてソース、ドレイン耐圧を
低めるという欠点がある。
また、Ｔ−ＰＮＰトランジスタＱ３のベース領域を低濃
度のＮ−形エピタキシャルＭ４で形成しているので、形
成されるＴ−ＰＮＰトランジスタＱ３のバンチスルー耐
圧が低く、且つエミッタ接地電流増幅率（ｈｐＥ）の電
流特性も悪いという不都合を生じている。すなわち、低
電流領域においてはエミッタ接地電流増幅率（ｈｐＥ）
のリニアリティが悪く、高電流領域においては電流に対
するエミッタ接地電流増幅率（ｈｐｇ）の伸び、すなわ
ち最大コレクタ電流＜ ｒ ｃ、、、）が小さいという
好ましからざる問題点を生じており、更にまた、形成さ
れる素子の遮断周波数（ｆ↑）が小さく、高周波特性も
悪いという種々の欠点を含んでいる。
度のＮ−形エピタキシャルＭ４で形成しているので、形
成されるＴ−ＰＮＰトランジスタＱ３のバンチスルー耐
圧が低く、且つエミッタ接地電流増幅率（ｈｐＥ）の電
流特性も悪いという不都合を生じている。すなわち、低
電流領域においてはエミッタ接地電流増幅率（ｈｐＥ）
のリニアリティが悪く、高電流領域においては電流に対
するエミッタ接地電流増幅率（ｈｐｇ）の伸び、すなわ
ち最大コレクタ電流＜ ｒ ｃ、、、）が小さいという
好ましからざる問題点を生じており、更にまた、形成さ
れる素子の遮断周波数（ｆ↑）が小さく、高周波特性も
悪いという種々の欠点を含んでいる。
本発明の目的は、上記の情況に鑑み、Ｂｉ−ＭＯ３構造
におけるＭＯＳトランジスタのソース、ドレイン耐圧お
よび三重拡散型ＰＮＰトランジスタのパンチスルー耐圧
、エミッタ接地電流増幅率、遮断周波数等の高周波特性
を改善することのできる半導体装置の製造方法を提供す
ることである。
におけるＭＯＳトランジスタのソース、ドレイン耐圧お
よび三重拡散型ＰＮＰトランジスタのパンチスルー耐圧
、エミッタ接地電流増幅率、遮断周波数等の高周波特性
を改善することのできる半導体装置の製造方法を提供す
ることである。
本発明によれば、Ｐ型シリコン基板上のＮ−型エピタキ
シャルＪωに埋込層を含む三重拡散型ＰＮＰトランジス
タとウェル領域を含むＭＯ８型トランジスタとを互いに
隣接して形成する半導体装置の製造方法は、前記三重拡
散型ＰＮＰトランジスタのベースを形成する前記Ｎ−型
エピタキシャル層内にＮ型ベース領域を新たに形成する
と共に、前記Ｎ型ベース領域と同一工程で前記ＭＯ３型
トランジスタのＮ型ウェル領域またはＰ型ウェル領域上
のＮ＋型ソース、ドレイン領域をそれぞれ内部に包み込
む前記Ｎ＋型ソース、ドレイン領域より低濃度のＮ型ソ
ース、トレイン領域を同時形成することを含んで構成さ
れる。
シャルＪωに埋込層を含む三重拡散型ＰＮＰトランジス
タとウェル領域を含むＭＯ８型トランジスタとを互いに
隣接して形成する半導体装置の製造方法は、前記三重拡
散型ＰＮＰトランジスタのベースを形成する前記Ｎ−型
エピタキシャル層内にＮ型ベース領域を新たに形成する
と共に、前記Ｎ型ベース領域と同一工程で前記ＭＯ３型
トランジスタのＮ型ウェル領域またはＰ型ウェル領域上
のＮ＋型ソース、ドレイン領域をそれぞれ内部に包み込
む前記Ｎ＋型ソース、ドレイン領域より低濃度のＮ型ソ
ース、トレイン領域を同時形成することを含んで構成さ
れる。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を示す三重拡
散型ＰＮＰトランジスタを含むＢｉ−ＭＯ３集積回路装
置の製造工程図である。本実施例によれば、まず第１図
（ａ）に示すように、比抵抗１〜１００Ω・１のＰ−型
シリコン基板１に例えばヒ素（＾Ｓ）あるいはアンチモ
ン（ｓｂ）のドープにより１０〜４０Ω／口のＮ＋型埋
込層２ａおよび２ｂをそれぞれ選択形成した後、例えば
、ボロン（Ｂ）のドープにより２００〜５００Ω／口の
Ｐ＋型埋込層３ａおよび３ｂをそれぞれ形成し、その後
比抵抗０．５〜２Ω・Ωの低濃度Ｎ″′型エピタキシャ
ル層４を基板全面に成長させる。ここで、Ｐ＋型埋込層
３ａはＮ１型埋込層２ｂ内に形成し、且つＮ−型エピタ
キシャル層４への外方拡散を大きくしてフローティング
領域とする。つぎに第１図（ｂ）に示すように、Ｐ＋型
埋込層３ａの端部およびＰ１型埋込層３ｂ上に例えばボ
ロン（Ｂ）をそれぞれドープして、５〜５０Ω／口のＴ
−ＰＮＰトランジスタＱ２のＰ＋型コレクタ領域５ａお
よびＰ＋型絶縁分離領域５ｂをそれぞれＰ＋型埋込層３
ａおよび３ｂと連続するように形成し、ひき続きＮＰＮ
トランジスタＱ１のＮ＋型コレクタ領域６をＮ＋型埋込
層２ａと連続するように、例えばリン（Ｐ）のドープに
より５〜５０Ω／口で形成すると共に、Ｎｃｈトランジ
スタＱ３のＰ型ウェル領域７を、例えばボロン（Ｂ）ド
ープにより３〜５にΩ／口で形成する。
散型ＰＮＰトランジスタを含むＢｉ−ＭＯ３集積回路装
置の製造工程図である。本実施例によれば、まず第１図
（ａ）に示すように、比抵抗１〜１００Ω・１のＰ−型
シリコン基板１に例えばヒ素（＾Ｓ）あるいはアンチモ
ン（ｓｂ）のドープにより１０〜４０Ω／口のＮ＋型埋
込層２ａおよび２ｂをそれぞれ選択形成した後、例えば
、ボロン（Ｂ）のドープにより２００〜５００Ω／口の
Ｐ＋型埋込層３ａおよび３ｂをそれぞれ形成し、その後
比抵抗０．５〜２Ω・Ωの低濃度Ｎ″′型エピタキシャ
ル層４を基板全面に成長させる。ここで、Ｐ＋型埋込層
３ａはＮ１型埋込層２ｂ内に形成し、且つＮ−型エピタ
キシャル層４への外方拡散を大きくしてフローティング
領域とする。つぎに第１図（ｂ）に示すように、Ｐ＋型
埋込層３ａの端部およびＰ１型埋込層３ｂ上に例えばボ
ロン（Ｂ）をそれぞれドープして、５〜５０Ω／口のＴ
−ＰＮＰトランジスタＱ２のＰ＋型コレクタ領域５ａお
よびＰ＋型絶縁分離領域５ｂをそれぞれＰ＋型埋込層３
ａおよび３ｂと連続するように形成し、ひき続きＮＰＮ
トランジスタＱ１のＮ＋型コレクタ領域６をＮ＋型埋込
層２ａと連続するように、例えばリン（Ｐ）のドープに
より５〜５０Ω／口で形成すると共に、Ｎｃｈトランジ
スタＱ３のＰ型ウェル領域７を、例えばボロン（Ｂ）ド
ープにより３〜５にΩ／口で形成する。
ここで、第１図（Ｃ）に示すように、Ｐ型ウェル領域７
内にＮｃｈトランジスタＱ、のＮ型第１ソース、ドレイ
ン領域８ｂをＴ−ＰＮＰトランジスタＱ２のＮ型ベース
領域８ａと同時にそれぞれ形成する。この領域８ａ、８
ｂは、例えば、リン（Ｐ）ドープにより１〜３にΩ／口
に形成される。ついで、ＮＰＮトランジスタＱｌのＰ形
ベース領域９を、例えば、ボロン（Ｂ）のドープにより
１〜３にΩ／口で形成する。つぎに第１図（ｄ）に示す
ように、Ｔ−ＰＮＰトランジスタＱ２のＮ型ベース領域
８ａおよびＰ＋型コレクタ領域５ａ内のＰ＋型エミッタ
領域１０ｂおよびＰ＋型コレクタ・コンタクト領域１０
ｃとＮＰＮトランジスタＱ＋のＰ型ベース領域９内のＰ
＋型ベース・コンタクト領域１０ａを、例えば、ボロン
（Ｂ）ドープにより３〜７Ω／口でそれぞれ同時に形成
し、ついで、ＮＰＮトランジスタＱ１のＰ型ベース領域
９およびＮ＋型コレクタ領域６内のＮ＋型エミッタ領域
１１ａおよびＮ＋型コレクタ・コンタクト領域１１ｂと
Ｔ−ＰＮＰトランジスタＱ２のＮ型ベース領域８ａおよ
びＮｃｈトランジスタＱ３のＮ型第１ソース、ドレイン
領域８ｂ内のＮ＋型ベース・コンタクト領域１１ｃおよ
びＮ＋型第２ソース、ドレイン領域１１ｄを、例えば、
リン（Ｐ）ドープにより３〜７Ω／口でそれぞれ同時形
成する。あとはＮｃｈトランジスタＱ、ゲート酸化膜１
２を５００〜８００人の膜厚に形成し、絶縁酸化膜１３
を開口してそれぞれの電極配線を設ければ、第１図（ｅ
）に示す如きＮＰＮトランジスタＱ１．Ｔ−ＰＮＰトラ
ンジスタＱ２およびＮｃｈトランジスタ’Ｑ ｑを含む
Ｂｉ−ＭＯ３構造の集積回路装置を得る。
内にＮｃｈトランジスタＱ、のＮ型第１ソース、ドレイ
ン領域８ｂをＴ−ＰＮＰトランジスタＱ２のＮ型ベース
領域８ａと同時にそれぞれ形成する。この領域８ａ、８
ｂは、例えば、リン（Ｐ）ドープにより１〜３にΩ／口
に形成される。ついで、ＮＰＮトランジスタＱｌのＰ形
ベース領域９を、例えば、ボロン（Ｂ）のドープにより
１〜３にΩ／口で形成する。つぎに第１図（ｄ）に示す
ように、Ｔ−ＰＮＰトランジスタＱ２のＮ型ベース領域
８ａおよびＰ＋型コレクタ領域５ａ内のＰ＋型エミッタ
領域１０ｂおよびＰ＋型コレクタ・コンタクト領域１０
ｃとＮＰＮトランジスタＱ＋のＰ型ベース領域９内のＰ
＋型ベース・コンタクト領域１０ａを、例えば、ボロン
（Ｂ）ドープにより３〜７Ω／口でそれぞれ同時に形成
し、ついで、ＮＰＮトランジスタＱ１のＰ型ベース領域
９およびＮ＋型コレクタ領域６内のＮ＋型エミッタ領域
１１ａおよびＮ＋型コレクタ・コンタクト領域１１ｂと
Ｔ−ＰＮＰトランジスタＱ２のＮ型ベース領域８ａおよ
びＮｃｈトランジスタＱ３のＮ型第１ソース、ドレイン
領域８ｂ内のＮ＋型ベース・コンタクト領域１１ｃおよ
びＮ＋型第２ソース、ドレイン領域１１ｄを、例えば、
リン（Ｐ）ドープにより３〜７Ω／口でそれぞれ同時形
成する。あとはＮｃｈトランジスタＱ、ゲート酸化膜１
２を５００〜８００人の膜厚に形成し、絶縁酸化膜１３
を開口してそれぞれの電極配線を設ければ、第１図（ｅ
）に示す如きＮＰＮトランジスタＱ１．Ｔ−ＰＮＰトラ
ンジスタＱ２およびＮｃｈトランジスタ’Ｑ ｑを含む
Ｂｉ−ＭＯ３構造の集積回路装置を得る。
本実施例によれば、ＮＣｈトランジスタのソース、ドレ
イン領域は２つの異なる濃度の２層構造とされ、Ｐ型ウ
ェルとの境界面には比較的濃度の薄いＮ型層が介在せし
められるので、ウェル領域とソース、ドレイン領域との
接合面の濃・度勾配は従来構造のもの′より緩和される
。
イン領域は２つの異なる濃度の２層構造とされ、Ｐ型ウ
ェルとの境界面には比較的濃度の薄いＮ型層が介在せし
められるので、ウェル領域とソース、ドレイン領域との
接合面の濃・度勾配は従来構造のもの′より緩和される
。
第２図は本発明の他の実施例によって構造されたＢｉ−
ＭＯ３集積回路装置の断面図である。本実施例によれば
、ＰｃｈトランジスタＱ４がＴ−ＰＮＰトランジスタＱ
２およびＮｃｈトランジスタＱ３と共に形成される場合
が示され、Ｎ型ウェル領域１８ｃとＮｃｈトランジスタ
Ｑ３のＮ型第１ソース、ドレイン領域８ｂとがそれぞれ
Ｔ−ＰＮＰトランジスタＱ２のＮ型ベース領域８ａの形
成工程で同時に形成される。すなわち、本実施例によれ
ば、比較的高濃度のＮ型ウェル領域８ｃを備えたＰｃｈ
トランジスタＱ４を形成することができる。従って、Ｐ
＋型ソース、ドレイン領域１０ｄをＴ−ＰＮＰトランジ
スタＱ２のＰ＋型エミッタ領域１０ｂ、Ｐ＋型コレクタ
・コンタクト領域１０ｃおよびＮＰＮトランジスタＱｔ
（図示しない）のＰ＋型ベース・コンタクト領域１０ａ
と同時に形成したとしても、ＰｃｈトランジスタＱ４に
おけるＮ型ウェル領域８ＣとＰ＋型ソース、ドレイン領
域１０ｄとの接合面の濃度勾配は従来構造のものより緩
和される。本実施例によると工程を何んら増やすことな
（Ｐｃｈトランジスタを形成できるので、きわめて容易
にＣＭＯＳ集積回路装置を得ることが可能である。また
、このＰｃｈトランジスタは、濃度バラツキの大きいＮ
−形エピタキシャル層内に、例えば、リン（Ｐ）のイオ
ン注入により形成された濃度バラツキの小さいＮ形つェ
ル領域を有しているので、しきい値電圧のコントロール
性が良好であるという利点を有する。
ＭＯ３集積回路装置の断面図である。本実施例によれば
、ＰｃｈトランジスタＱ４がＴ−ＰＮＰトランジスタＱ
２およびＮｃｈトランジスタＱ３と共に形成される場合
が示され、Ｎ型ウェル領域１８ｃとＮｃｈトランジスタ
Ｑ３のＮ型第１ソース、ドレイン領域８ｂとがそれぞれ
Ｔ−ＰＮＰトランジスタＱ２のＮ型ベース領域８ａの形
成工程で同時に形成される。すなわち、本実施例によれ
ば、比較的高濃度のＮ型ウェル領域８ｃを備えたＰｃｈ
トランジスタＱ４を形成することができる。従って、Ｐ
＋型ソース、ドレイン領域１０ｄをＴ−ＰＮＰトランジ
スタＱ２のＰ＋型エミッタ領域１０ｂ、Ｐ＋型コレクタ
・コンタクト領域１０ｃおよびＮＰＮトランジスタＱｔ
（図示しない）のＰ＋型ベース・コンタクト領域１０ａ
と同時に形成したとしても、ＰｃｈトランジスタＱ４に
おけるＮ型ウェル領域８ＣとＰ＋型ソース、ドレイン領
域１０ｄとの接合面の濃度勾配は従来構造のものより緩
和される。本実施例によると工程を何んら増やすことな
（Ｐｃｈトランジスタを形成できるので、きわめて容易
にＣＭＯＳ集積回路装置を得ることが可能である。また
、このＰｃｈトランジスタは、濃度バラツキの大きいＮ
−形エピタキシャル層内に、例えば、リン（Ｐ）のイオ
ン注入により形成された濃度バラツキの小さいＮ形つェ
ル領域を有しているので、しきい値電圧のコントロール
性が良好であるという利点を有する。
以上詳細に説明したように、本発明によれば、Ｂ １−
ＭＯ３％積回路装置は、Ｔ−ＰＮＰ）−ランジスタに比
較高濃度のＮ型ベース領域を形成する工程を有し、また
、これと同じ工程でＮｃｈトランジスタのＮ＋型ソース
、ドレイン領域を内に包むように、その外側にこれより
も低濃度でかつ深いＮ型第１ソース、ドレイン領域を形
成しており、また、Ｐｃｈトランジスタが存在する場合
は、このＮ型ウェル領域を同じようにこのＮ型ベース領
域の形成工程を利用して同時形成するので、ＭＯＳトラ
ンジスタにおけるウェル領域とソース、トレイン領域と
の接合面の濃度勾配を緩和することができる。従って、
ＮｃｈおよびＰｃｈの各トランジスタの高耐圧化を図る
ことができ、同時にＴ−ＰＮＰトランジスタのパンチス
ルー耐圧、エミッタ接地電流増幅率（ｈ ＰＥ）の電流
特性および周波数特性の改善を達成せしめる等の顕著な
る効果を奏し得る。
ＭＯ３％積回路装置は、Ｔ−ＰＮＰ）−ランジスタに比
較高濃度のＮ型ベース領域を形成する工程を有し、また
、これと同じ工程でＮｃｈトランジスタのＮ＋型ソース
、ドレイン領域を内に包むように、その外側にこれより
も低濃度でかつ深いＮ型第１ソース、ドレイン領域を形
成しており、また、Ｐｃｈトランジスタが存在する場合
は、このＮ型ウェル領域を同じようにこのＮ型ベース領
域の形成工程を利用して同時形成するので、ＭＯＳトラ
ンジスタにおけるウェル領域とソース、トレイン領域と
の接合面の濃度勾配を緩和することができる。従って、
ＮｃｈおよびＰｃｈの各トランジスタの高耐圧化を図る
ことができ、同時にＴ−ＰＮＰトランジスタのパンチス
ルー耐圧、エミッタ接地電流増幅率（ｈ ＰＥ）の電流
特性および周波数特性の改善を達成せしめる等の顕著な
る効果を奏し得る。
ずなわち、まず、ＭＯＳトランジスタにおいては、ソー
ス、ドレイン領域とウェル領域との接合における濃度勾
配が従来よりも緩やかになり、トレイン近傍での電界強
度が緩和されるので、ソース、ドレイン耐圧を高くする
ことが可能となる。
ス、ドレイン領域とウェル領域との接合における濃度勾
配が従来よりも緩やかになり、トレイン近傍での電界強
度が緩和されるので、ソース、ドレイン耐圧を高くする
ことが可能となる。
つぎに、Ｔ−ＰＮＰトランジスタにおいては、ベース・
コレクタ接合でのベース側への空乏層の伸びが抑えられ
るためにパンチスルー耐圧が高くなり、また、エミッタ
・ベース接合における空乏層が従来よりも減少し、空乏
層内の再接合電流が減少するので、エミッタ接地電流増
幅率（ｈｐｔ）のりニアリティが上昇する。また、エミ
ッタ領域直下のベース領域が高濃度になりウェブスター
（Ｗｅｂｓｔｅｒ）効果の影響が緩和されるので、最大
コレクタ電流（Ｉ ｃ−−−）が上昇する。更にまた、
新たに設けたＮ型ベース領域は不純物濃度勾配を有し、
これがエミッタから注入される正孔に対して加速電界と
なるよう作用すること、および同じパンチスルー耐圧を
保証する場合であればエピタキシャル層を薄くすること
ができベース幅が小さくなることから、遮断周波数（１
丁）が大きくなる。すなわち、高周波特性が格段に向上
することとなる。
コレクタ接合でのベース側への空乏層の伸びが抑えられ
るためにパンチスルー耐圧が高くなり、また、エミッタ
・ベース接合における空乏層が従来よりも減少し、空乏
層内の再接合電流が減少するので、エミッタ接地電流増
幅率（ｈｐｔ）のりニアリティが上昇する。また、エミ
ッタ領域直下のベース領域が高濃度になりウェブスター
（Ｗｅｂｓｔｅｒ）効果の影響が緩和されるので、最大
コレクタ電流（Ｉ ｃ−−−）が上昇する。更にまた、
新たに設けたＮ型ベース領域は不純物濃度勾配を有し、
これがエミッタから注入される正孔に対して加速電界と
なるよう作用すること、および同じパンチスルー耐圧を
保証する場合であればエピタキシャル層を薄くすること
ができベース幅が小さくなることから、遮断周波数（１
丁）が大きくなる。すなわち、高周波特性が格段に向上
することとなる。
第１図（ａ）〜（ｅ）は本発明の一実施例を示す三重拡
散型ＰＮＰトランジスタを含むＢｉ−ＭＯ３集積回路装
置の製造工程図、第２図は本発明の他の実施例によって
製造されたＢｉ−ＭＯ３集積回路装置の断面図、第３図
は三重拡散型ＰＮＰトランジスタを含む従来のアナログ
・デジ共存型Ｂ ｉ −ＭＯ９Ｏ９集積回路装置面図で
ある。 １・・・Ｐ−型シリコン基板、２ａ、２ｂ・・・Ｎ＋型
埋込層、３ａ、３ｂ・・・Ｐ＋型埋込層、４・・・Ｎ−
形エピタキシャル層、５ａ・・・Ｐ＋型コレクタ領域、
５ｂ・・・Ｐ＋型絶縁分離領域、６・・・Ｎ＋型コレク
タ領域、７・・・Ｐ型ウェル領域、８ａ・・・Ｎ型ベー
ス領域、８ｂ・・・Ｎ型第１ソース、ドレイン領域、８
ｃ・・・Ｎ型ウェル領域、９・・・Ｐ型ベース領域、１
０ａ・・・Ｐ＋型ベース・コンタクト領域、１０ｂ・・
・Ｐ＋型エミッタ領域、１０ｃ・・・Ｐ＋型コレクタ・
コンタクト領域、１０ｄ・・・Ｐ＋型ソース、ドレイン
領域、ｌｌａ・・・Ｎ＋型エミッタ領域、１１１）・・
・Ｎ＋型コレクタ・コンタクト領域、ｌｌｃ・・・Ｎ＋
型ベース・コンタクト領域、ｌｌｄ・・・Ｎ′″型第２
ソース、トレイン領域、１２・・・ゲート酸化膜、１３
・・・絶縁酸化膜、Ｑｌ・・・ＮＰＮ）−ランジスタ、
Ｑ２・・・Ｔ−ＰＮＰトランジスタ、Ｑ３・・・Ｎｃｈ
トランジスタ、 Ｑ４ ・・・Ｐｃ ｈトランジスタ。
散型ＰＮＰトランジスタを含むＢｉ−ＭＯ３集積回路装
置の製造工程図、第２図は本発明の他の実施例によって
製造されたＢｉ−ＭＯ３集積回路装置の断面図、第３図
は三重拡散型ＰＮＰトランジスタを含む従来のアナログ
・デジ共存型Ｂ ｉ −ＭＯ９Ｏ９集積回路装置面図で
ある。 １・・・Ｐ−型シリコン基板、２ａ、２ｂ・・・Ｎ＋型
埋込層、３ａ、３ｂ・・・Ｐ＋型埋込層、４・・・Ｎ−
形エピタキシャル層、５ａ・・・Ｐ＋型コレクタ領域、
５ｂ・・・Ｐ＋型絶縁分離領域、６・・・Ｎ＋型コレク
タ領域、７・・・Ｐ型ウェル領域、８ａ・・・Ｎ型ベー
ス領域、８ｂ・・・Ｎ型第１ソース、ドレイン領域、８
ｃ・・・Ｎ型ウェル領域、９・・・Ｐ型ベース領域、１
０ａ・・・Ｐ＋型ベース・コンタクト領域、１０ｂ・・
・Ｐ＋型エミッタ領域、１０ｃ・・・Ｐ＋型コレクタ・
コンタクト領域、１０ｄ・・・Ｐ＋型ソース、ドレイン
領域、ｌｌａ・・・Ｎ＋型エミッタ領域、１１１）・・
・Ｎ＋型コレクタ・コンタクト領域、ｌｌｃ・・・Ｎ＋
型ベース・コンタクト領域、ｌｌｄ・・・Ｎ′″型第２
ソース、トレイン領域、１２・・・ゲート酸化膜、１３
・・・絶縁酸化膜、Ｑｌ・・・ＮＰＮ）−ランジスタ、
Ｑ２・・・Ｔ−ＰＮＰトランジスタ、Ｑ３・・・Ｎｃｈ
トランジスタ、 Ｑ４ ・・・Ｐｃ ｈトランジスタ。
Claims (1)
- Ｐ型シリコン基板上のＮ＾−型エピタキシャル層に埋込
層を含む三重拡散型ＰＮＰトランジスタとウェル領域を
含むＭＯＳ型トランジスタとを互いに隣接して形成する
半導体装置の製造方法において、前記三重拡散型ＰＮＰ
トランジスタのベースを形成する前記Ｎ＾−型エピタキ
シャル層内にＮ型ベース領域を新たに形成すると共に、
前記Ｎ型ベース領域と同一工程で前記ＭＯＳ型トランジ
スタのＮ型ウェル領域またはＰ型ウェル領域上のＮ＾＋
型ソース、ドレイン領域をそれぞれ内部に包み込む前記
Ｎ＾＋型ソース、ドレイン領域より低濃度のＮ型ソース
、ドレイン領域を同時形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173220A JPH0222857A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173220A JPH0222857A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222857A true JPH0222857A (ja) | 1990-01-25 |
Family
ID=15956360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173220A Pending JPH0222857A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737721B1 (en) | 1999-10-18 | 2004-05-18 | Nec Electronics Corporation | Shallow trench isolation structure for a bipolar transistor |
-
1988
- 1988-07-11 JP JP63173220A patent/JPH0222857A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737721B1 (en) | 1999-10-18 | 2004-05-18 | Nec Electronics Corporation | Shallow trench isolation structure for a bipolar transistor |
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