JPH02246342A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02246342A JPH02246342A JP6833789A JP6833789A JPH02246342A JP H02246342 A JPH02246342 A JP H02246342A JP 6833789 A JP6833789 A JP 6833789A JP 6833789 A JP6833789 A JP 6833789A JP H02246342 A JPH02246342 A JP H02246342A
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- JP
- Japan
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- semiconductor
- layer
- dimensional
- inas
- gasb
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に係り、詳しくは、ＩｎＡｓ系材
料をチャネルとするＩＩＥＭＴ素子（旧ｇｈＥｌｅｃｔ
ｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｅｒ Ｄ
ｅｖｉｃｅ）において、２次元電子を発生させるエビ構
成に基づく半導体装置に関する。
料をチャネルとするＩＩＥＭＴ素子（旧ｇｈＥｌｅｃｔ
ｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｅｒ Ｄ
ｅｖｉｃｅ）において、２次元電子を発生させるエビ構
成に基づく半導体装置に関する。
近年のＨＥＭＴ素子の高速性には目覚ましいものがある
が、一方、高速化の要求は留まる所をしらない、このた
め高速化のための新しい材料の発掘が盛んであり、電子
速度の大きいＩｎＡｓ系材料の性能も見逃せない。
が、一方、高速化の要求は留まる所をしらない、このた
め高速化のための新しい材料の発掘が盛んであり、電子
速度の大きいＩｎＡｓ系材料の性能も見逃せない。
ＨＥＭＴは自由電子を発生させる不純物を含む電子供給
層と、自由電子が走行するチャネル層とを分離した構造
となっている。すなわち、半絶縁性ＧａＡｓ基板の上に
アンドープのＧａＡｓを、さらにＳｌをＩＱ”ａｍ−’
程度にドープしたｎ−ＡｌＨＧａ＋−ｘ Ａｓ （ｘ
＝０．３ ）を分子線結晶成長技術Ｍ Ｂ Ｅ （ｍｏ
ｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）により厚
さ０．０７μｍ程度に成長させる。この上に同じＳｉを
ドープしたｎ−ＧａＡｓを成長さゼる。ｎ−ＡｌＧａＡ
ｓ内のドナ不純物から放出された電子は、ショットキー
接合とＧａＡｓとのヘテロ接合により空乏化し一部は金
属の方へ、一部はヘテロ接合を越えてエネルギ的に低い
ＧａＡｓ側に移り、横方向の自由度をもつ２次元電子ガ
ス（２０Ｆ、Ｇ）を作ることになる。そして、電子を供
給する不純物ドナーイオンを含む層と、電子が走行する
層が空間的に分離した構造であるため、電子はなんら不
純物による散乱の影響を受けずに高速で移動できる。こ
こで２ 、Ｄ Ｅ Ｃの厚さは１０ｎｍ程度内である。
層と、自由電子が走行するチャネル層とを分離した構造
となっている。すなわち、半絶縁性ＧａＡｓ基板の上に
アンドープのＧａＡｓを、さらにＳｌをＩＱ”ａｍ−’
程度にドープしたｎ−ＡｌＨＧａ＋−ｘ Ａｓ （ｘ
＝０．３ ）を分子線結晶成長技術Ｍ Ｂ Ｅ （ｍｏ
ｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）により厚
さ０．０７μｍ程度に成長させる。この上に同じＳｉを
ドープしたｎ−ＧａＡｓを成長さゼる。ｎ−ＡｌＧａＡ
ｓ内のドナ不純物から放出された電子は、ショットキー
接合とＧａＡｓとのヘテロ接合により空乏化し一部は金
属の方へ、一部はヘテロ接合を越えてエネルギ的に低い
ＧａＡｓ側に移り、横方向の自由度をもつ２次元電子ガ
ス（２０Ｆ、Ｇ）を作ることになる。そして、電子を供
給する不純物ドナーイオンを含む層と、電子が走行する
層が空間的に分離した構造であるため、電子はなんら不
純物による散乱の影響を受けずに高速で移動できる。こ
こで２ 、Ｄ Ｅ Ｃの厚さは１０ｎｍ程度内である。
特に低温において２次元電子ガスの移動度は非常に大き
くなり、７７°にではＳｔの２０〜３０倍、場合により
１００．０００ ＣＩＪ／Ｖ、Ｓを越える高移動度とな
る。ＨＥＭＴ素子では、ショットキー・ゲートとしてＴ
ｉ ／ Ｐ Ｌ ／ Ａ ｕを、ソース・ドレイン電
極にはＡ ｕ −Ｑ ｅ／ Ａ ｕが用いられており、
ゲート電極によりゲート直下の電子濃度を変化させ、ソ
ース・ドレイン電流を制御している。
くなり、７７°にではＳｔの２０〜３０倍、場合により
１００．０００ ＣＩＪ／Ｖ、Ｓを越える高移動度とな
る。ＨＥＭＴ素子では、ショットキー・ゲートとしてＴ
ｉ ／ Ｐ Ｌ ／ Ａ ｕを、ソース・ドレイン電
極にはＡ ｕ −Ｑ ｅ／ Ａ ｕが用いられており、
ゲート電極によりゲート直下の電子濃度を変化させ、ソ
ース・ドレイン電流を制御している。
ところで現在のＨＥＭＴより、さらに高速な素子を作る
には、その材料として電子が走るチャネルが最も速いも
のの一つといわれているｒｎＡｓ（インジウム・ヒ素）
がある。
には、その材料として電子が走るチャネルが最も速いも
のの一つといわれているｒｎＡｓ（インジウム・ヒ素）
がある。
現在のところ、ＩｎＡｓを用いたＨＥＭＴ素子の報告は
見当たらないが、従来の技術から類推するとＩｎＡｓを
チャネルとした場合の電子供給層として、例えば格子定
数がＩｎＡｓに近いＡｌ５ｂ（アルミニウム・アンチモ
ン）が考えられる。
見当たらないが、従来の技術から類推するとＩｎＡｓを
チャネルとした場合の電子供給層として、例えば格子定
数がＩｎＡｓに近いＡｌ５ｂ（アルミニウム・アンチモ
ン）が考えられる。
ところが、この材料はＡＩが多く含まれるためドーピン
グが難しく、かつＤＸセンターなどの問題が発生し易い
と考えられる。
グが難しく、かつＤＸセンターなどの問題が発生し易い
と考えられる。
従って、ＩｎＡｓをチャネルとするＨ Ｅ Ｍ Ｔ素子
の実現は、ＤＸセンターがなく、かつ電子供給層として
どのような材料を選択するかが、ネックであると考えら
れる。
の実現は、ＤＸセンターがなく、かつ電子供給層として
どのような材料を選択するかが、ネックであると考えら
れる。
そこで本発明は、ＩｎＡｓ系ＨＥＭＴを実現するための
電子供給層として、新しい組み合わせを提供することに
より、ＩｎＡｓ系材料からなる伝導チャネルへ容易に電
子が供給でき、かつＤＸセンターのないエビ構成に基づ
く半導体装置を提供することを目的としている。
電子供給層として、新しい組み合わせを提供することに
より、ＩｎＡｓ系材料からなる伝導チャネルへ容易に電
子が供給でき、かつＤＸセンターのないエビ構成に基づ
く半導体装置を提供することを目的としている。
本発明による半導体装置は上記目的達成のため、２次元
電子と２次元ホールとが同時に生成する半金属的性質を
持つ第二種のヘテロ接合系においてＩｎＡｓ系材料から
なるチャネル層とＧａＳｂ系材料からなる電子供給層と
の組み合わせにより構成され、前記チャネル層と前記電
子供給層との間に所定の膜厚を有するＡｌＳｂ系材料か
らなる第三の半導体層を導入し、前記第二種のヘテロ接
合系における２次元電子と２次元ホールの同時生成を抑
制して２次元電子のみを発生させるとともに、該第三の
半導体の膜厚を変えることにより閾値も制御するように
したことを特徴とする半導体装置を備えている。
電子と２次元ホールとが同時に生成する半金属的性質を
持つ第二種のヘテロ接合系においてＩｎＡｓ系材料から
なるチャネル層とＧａＳｂ系材料からなる電子供給層と
の組み合わせにより構成され、前記チャネル層と前記電
子供給層との間に所定の膜厚を有するＡｌＳｂ系材料か
らなる第三の半導体層を導入し、前記第二種のヘテロ接
合系における２次元電子と２次元ホールの同時生成を抑
制して２次元電子のみを発生させるとともに、該第三の
半導体の膜厚を変えることにより閾値も制御するように
したことを特徴とする半導体装置を備えている。
本発明では、ＩｎＡｓ （または［ｎＳｂを含む）チ
ャネルとＧａＳｂ （またはＧａＡｓを含む）電子供給
層との間に所定の厚さを有するＡｌ５ｂ（またはＡｌＡ
ｓまたはＧａＡｓを含む）からなる第三の半導体層が導
入される。
ャネルとＧａＳｂ （またはＧａＡｓを含む）電子供給
層との間に所定の厚さを有するＡｌ５ｂ（またはＡｌＡ
ｓまたはＧａＡｓを含む）からなる第三の半導体層が導
入される。
したがって、第二種のヘテロ接合のヘテロ界面に挿入さ
れる第三の半導体により、２次元電子のみが生成され、
かつ第三の半導体の膜厚を変えることにより、閾値が適
切に制御される。さらに、電子供給層がＧａＳｂ （ま
たはＧａＡｓを含む）層であるため、懸念されるＤＸセ
ンターの問題がなく、超高速ＨＥ Ｍ Ｔが実現できる
。
れる第三の半導体により、２次元電子のみが生成され、
かつ第三の半導体の膜厚を変えることにより、閾値が適
切に制御される。さらに、電子供給層がＧａＳｂ （ま
たはＧａＡｓを含む）層であるため、懸念されるＤＸセ
ンターの問題がなく、超高速ＨＥ Ｍ Ｔが実現できる
。
以下、本発明を図面に基づいて説明する。
庭且説所
第１図は本発明の原理説明図であり、第１図（ａ）はＧ
ａＳｂ／ＩｎＡｓ（ガリウム・アンチモン／インジウム
・ヒ素）からなる第二種のヘテロ接合におけるバンド図
である。この図において、ＧａＳｂの価電子帯がＩｎＡ
ｓの伝導帯よりもエネルギ的に上にあるため、ペテロ界
面に２次元電子ガス（２０ＥＧ）と２次元ホールガス（
２ＤＨＧ）が生成され半金属状態となる。
ａＳｂ／ＩｎＡｓ（ガリウム・アンチモン／インジウム
・ヒ素）からなる第二種のヘテロ接合におけるバンド図
である。この図において、ＧａＳｂの価電子帯がＩｎＡ
ｓの伝導帯よりもエネルギ的に上にあるため、ペテロ界
面に２次元電子ガス（２０ＥＧ）と２次元ホールガス（
２ＤＨＧ）が生成され半金属状態となる。
しかしこの状態よりさらに、ペテロ界面に上記半導体材
料と格子定数が近く、バンドギャップの大きい第三の半
導体層を挿入すると、静電ポテンシャルがその層で吸収
されるため、第１図（ｂ）に示すように適宜にａＳｂの
価電子帯と１ｎＡｓの伝導帯のエネルギー・レベルを相
対的に可変することが可能である。従ってＧａＳｂをｎ
型にドープし、さらに第三の半導体の膜厚を適切に選ぶ
ことにより、２次元電子のみを生成でき、また閾値の制
御も自由にできる。
料と格子定数が近く、バンドギャップの大きい第三の半
導体層を挿入すると、静電ポテンシャルがその層で吸収
されるため、第１図（ｂ）に示すように適宜にａＳｂの
価電子帯と１ｎＡｓの伝導帯のエネルギー・レベルを相
対的に可変することが可能である。従ってＧａＳｂをｎ
型にドープし、さらに第三の半導体の膜厚を適切に選ぶ
ことにより、２次元電子のみを生成でき、また閾値の制
御も自由にできる。
本発明では、上述のごと（ＩｎＡｓ系材料への電子供給
の方法として、ｎ型にａｓｂ （またはＧａＡｓを含む
）とヘテロ界面に挿入する第三の半導体により、２次元
電子のみを生成することができ、かつ第三の半導体の膜
厚を変えることにり、閾値の制御も可能なｎ型の超高速
ＨＥＭＴを実現できる。さらに電子供給層がＧａＳｂ
（またはＧａＡｓを含む）層であるため、従来より懸念
されるＤＸセンターの問題が見られないのが特徴である
。
の方法として、ｎ型にａｓｂ （またはＧａＡｓを含む
）とヘテロ界面に挿入する第三の半導体により、２次元
電子のみを生成することができ、かつ第三の半導体の膜
厚を変えることにり、閾値の制御も可能なｎ型の超高速
ＨＥＭＴを実現できる。さらに電子供給層がＧａＳｂ
（またはＧａＡｓを含む）層であるため、従来より懸念
されるＤＸセンターの問題が見られないのが特徴である
。
なお、特許請求の範囲にいうＩｎＡｓ系材料には上記１
ｎＡｓばかりでなく、ＩｎＳｂを含む材料でもよく、ま
た、ＧａＳｂ系材料には上記Ｇａ５ｂばかりでなく、Ｇ
ａＡｓを含む材料であってもよい。さらに、ＡｌＳｂ系
材料にはＡｌＳｂの他に、例えばＡｌＡｓまたはＧａＡ
ｓを含む材料であってもよい。
ｎＡｓばかりでなく、ＩｎＳｂを含む材料でもよく、ま
た、ＧａＳｂ系材料には上記Ｇａ５ｂばかりでなく、Ｇ
ａＡｓを含む材料であってもよい。さらに、ＡｌＳｂ系
材料にはＡｌＳｂの他に、例えばＡｌＡｓまたはＧａＡ
ｓを含む材料であってもよい。
以下、上記基本原理に基づいて実施例を説明する。第２
．３図は本発明に係る半導体装置の第１実施例を示す図
であり、第二種のヘテロ結合系としてＩｎＡｓとＧａＳ
ｂを用いた例である。第２図において、ｌはＨＥＭＴ
（半導体装置）であり、ＨＥＭＴＩはＧａＳｂからなる
半絶縁性基板２と、膜厚が０．５μｍで１−ＡＩＳｂ（
真性半導体−アルミニウム・アンチモン）からなるバッ
ファ層３と、第二種のヘテロ接合系４として膜厚が３０
ｎｍで１−１ｎＡｓ（真性半導体−インジウム・ヒ素）
からなるチャネル層５、および膜厚５０ｎｍでＴ（３（
テルル）を２×１ＱＩａｃ、−３ドープしたｎ−ＧａＳ
ｂ （ｎ型ガリウム・アンチモン）からなる電子供給層
６と、チャネル層５と電子供給層６の間に導入された膜
厚１０ｎｍで１−ＡＩＳｂからなる第三の半導体層７と
、膜厚ＩＱｎｍで１−ＡＩＳｂからなる半導体層８と、
膜厚５ｎｍで１−ＧａＳｂからなる半導体層（コンタク
ト層）９と、Ａ１からなるゲート電極ｌＯと、ＡｕＳｎ
（アルミニウム・スズ）からなるソース・ドレイン電
極１１．１２と、により構成されている。ここで、第三
の半導体層７は、ｌ−１ｎＡｓからなるチャネル層５と
ｎ−Ｇａｒｂからなる電子供給層６とのヘテロ接合系４
においてできる半金属的な２次元電子と２次元ホールの
同時生成を抑制するために挿入されたものであり、Ｉｎ
ＡｓおよびＧａＳｂと格子定数が近くバンドギャップの
大きい半導体層である。第三の半導体層７を挿入すると
、静電ポテンシャルがその層で吸収されるため、第３図
に示すように適宜ｎ−Ｇａ５ｂＯ価電子帯と１−１ｎＡ
ｓの伝導帯のエネルギー・レベルを相対的に可変するこ
とが可能である。従ってＧａＳｂをｎ型にドープし、さ
らに第三の膜厚を適切に選ぶことにより、２次元電子の
みを生成でき、また閾値の制御も可能なｎ型の超高速Ｈ
ＥＭＴＩを実現できる。さらに電子供給層がＧａＳｂ
（またはＧａＡｓを含む）層であるため、従来より懸念
されるＤＸセンターの問題は発生しない。
．３図は本発明に係る半導体装置の第１実施例を示す図
であり、第二種のヘテロ結合系としてＩｎＡｓとＧａＳ
ｂを用いた例である。第２図において、ｌはＨＥＭＴ
（半導体装置）であり、ＨＥＭＴＩはＧａＳｂからなる
半絶縁性基板２と、膜厚が０．５μｍで１−ＡＩＳｂ（
真性半導体−アルミニウム・アンチモン）からなるバッ
ファ層３と、第二種のヘテロ接合系４として膜厚が３０
ｎｍで１−１ｎＡｓ（真性半導体−インジウム・ヒ素）
からなるチャネル層５、および膜厚５０ｎｍでＴ（３（
テルル）を２×１ＱＩａｃ、−３ドープしたｎ−ＧａＳ
ｂ （ｎ型ガリウム・アンチモン）からなる電子供給層
６と、チャネル層５と電子供給層６の間に導入された膜
厚１０ｎｍで１−ＡＩＳｂからなる第三の半導体層７と
、膜厚ＩＱｎｍで１−ＡＩＳｂからなる半導体層８と、
膜厚５ｎｍで１−ＧａＳｂからなる半導体層（コンタク
ト層）９と、Ａ１からなるゲート電極ｌＯと、ＡｕＳｎ
（アルミニウム・スズ）からなるソース・ドレイン電
極１１．１２と、により構成されている。ここで、第三
の半導体層７は、ｌ−１ｎＡｓからなるチャネル層５と
ｎ−Ｇａｒｂからなる電子供給層６とのヘテロ接合系４
においてできる半金属的な２次元電子と２次元ホールの
同時生成を抑制するために挿入されたものであり、Ｉｎ
ＡｓおよびＧａＳｂと格子定数が近くバンドギャップの
大きい半導体層である。第三の半導体層７を挿入すると
、静電ポテンシャルがその層で吸収されるため、第３図
に示すように適宜ｎ−Ｇａ５ｂＯ価電子帯と１−１ｎＡ
ｓの伝導帯のエネルギー・レベルを相対的に可変するこ
とが可能である。従ってＧａＳｂをｎ型にドープし、さ
らに第三の膜厚を適切に選ぶことにより、２次元電子の
みを生成でき、また閾値の制御も可能なｎ型の超高速Ｈ
ＥＭＴＩを実現できる。さらに電子供給層がＧａＳｂ
（またはＧａＡｓを含む）層であるため、従来より懸念
されるＤＸセンターの問題は発生しない。
以上説明したように、本実施例によればＩｎＡＳをチャ
ネルとするＨＥＭＴ素子に対して、第二種のヘテロ接合
系において見られる半金属的特徴を抑制でき、かつ第三
の半導体層７の膜厚により閾値を容易に制御できる。さ
らにＤＸセンターのないｎ型のＨＥＭＴ素子１が実現で
きることになることから、超高速素子への発展に寄与す
るところが大きい。
ネルとするＨＥＭＴ素子に対して、第二種のヘテロ接合
系において見られる半金属的特徴を抑制でき、かつ第三
の半導体層７の膜厚により閾値を容易に制御できる。さ
らにＤＸセンターのないｎ型のＨＥＭＴ素子１が実現で
きることになることから、超高速素子への発展に寄与す
るところが大きい。
第４図は本発明に係る半導体装置の第２実施例を示す図
であり、第二種のヘテロ結合系としてＩｎＡｓＳｂとＧ
ａＳｂＡｓを用いた例である。第４図において、２１は
ＨＥＭＴ（半導体装置）であり、ＨＥＭＴ２１はＧａＳ
ｂからなる半絶縁性基板２２と、ｉ −Ａ Ｉ Ｓ ｂ
ｏ、ｓｓＡ ３ｏ、＋ｔからなるバッファ［２３と、第
二種のヘテロ接合系２４として１−１ｎＡ ９（＋、９
ｓｓ ｂ６．。５からなるアンドープのチャネル層２５
およびＴｅを２ Ｘ １０”ｅｌｍ−’ドープしたｎ−
ＱａＳｂｏ、＊ｈ八へ（１，０４からなる電子供給［２
６と、チャネル層２５と電子供給Ｆｆ！Ｊ２６の間に導
入されたｉ−Ａ １＊、ｓ Ｇ ａｏ、ｔ Ａ Ｓ ｏ
、＋ Ｓ ｂｏ、ｑからなる第三の半導体層２７と、ｉ
Ａ Ｉ Ｓ ｂｏ、ｓｓＡ Ｓｏ、＋ｚからなる半
導体層２８と、ｉ Ｇａ Ｓ ｂｏ、ｑｉＡ Ｓｏ、
ｏａからなる半導体層（コンタクト層）２９と、ＡＩか
らなるゲート電極３０と、Ａ ｕ Ｔ ｅ ／ Ａ ｕ
からなるソース・ドレイン電極３Ｌ ３２と、により構
成されている。
であり、第二種のヘテロ結合系としてＩｎＡｓＳｂとＧ
ａＳｂＡｓを用いた例である。第４図において、２１は
ＨＥＭＴ（半導体装置）であり、ＨＥＭＴ２１はＧａＳ
ｂからなる半絶縁性基板２２と、ｉ −Ａ Ｉ Ｓ ｂ
ｏ、ｓｓＡ ３ｏ、＋ｔからなるバッファ［２３と、第
二種のヘテロ接合系２４として１−１ｎＡ ９（＋、９
ｓｓ ｂ６．。５からなるアンドープのチャネル層２５
およびＴｅを２ Ｘ １０”ｅｌｍ−’ドープしたｎ−
ＱａＳｂｏ、＊ｈ八へ（１，０４からなる電子供給［２
６と、チャネル層２５と電子供給Ｆｆ！Ｊ２６の間に導
入されたｉ−Ａ １＊、ｓ Ｇ ａｏ、ｔ Ａ Ｓ ｏ
、＋ Ｓ ｂｏ、ｑからなる第三の半導体層２７と、ｉ
Ａ Ｉ Ｓ ｂｏ、ｓｓＡ Ｓｏ、＋ｚからなる半
導体層２８と、ｉ Ｇａ Ｓ ｂｏ、ｑｉＡ Ｓｏ、
ｏａからなる半導体層（コンタクト層）２９と、ＡＩか
らなるゲート電極３０と、Ａ ｕ Ｔ ｅ ／ Ａ ｕ
からなるソース・ドレイン電極３Ｌ ３２と、により構
成されている。
本実施例の電子供給１２６の半導体材料は、ｎ−ＧａＳ
ｂＡｓであり、第三の半導体層２７の半導体材料は、ｉ
（または軽くドープしたもの）−ＡＩＧ ａ Ａ Ｓ
％チャネル層２５はＩｎ５ｂＡｓである。
ｂＡｓであり、第三の半導体層２７の半導体材料は、ｉ
（または軽くドープしたもの）−ＡＩＧ ａ Ａ Ｓ
％チャネル層２５はＩｎ５ｂＡｓである。
したがって、本実施例であっても第１実施例と同様の効
果を得ることができる。
果を得ることができる。
本発明によれば、第二種のヘテロ接合系のヘテロ界面に
適当な膜厚の第三の半導体を導入することにより、２次
元電子のみを発生させることができ、かつ閾値も制御可
能にして、容易にｌ ｎＡＳ系材料からなる伝導チャネ
ルへ電子を供給することができる。その結果、ＤＸセン
ターのないエビ構成によるＩｎＡｓ系の超高速ＨＥ Ｍ
Ｔを実現することができる。
適当な膜厚の第三の半導体を導入することにより、２次
元電子のみを発生させることができ、かつ閾値も制御可
能にして、容易にｌ ｎＡＳ系材料からなる伝導チャネ
ルへ電子を供給することができる。その結果、ＤＸセン
ターのないエビ構成によるＩｎＡｓ系の超高速ＨＥ Ｍ
Ｔを実現することができる。
第１図は本発明の原理説明図、
第２．３図は本発明に係る半導体装置の第１実施例を示
す図であり、 第２図はその構造を示す断面図、 第３図はそのバンド図、 第４図は本発明に係る半導体装置の第２実施例を示すそ
の構造を示す断面図である。 ｌ、２１・・・・・・ＨＥＭＴ （半導体装置）、２．
２２・・・・・・半絶縁性基板、 ３．２３・・・・・・バッファ層、 ４．２４・・・・・・第二種のヘテロ接合系、５．２５
・・・・・・チャネル層（ＩｎＡｓ系材料からなるチャ
ンネル層）、 ６．２６・・・・・・電子供給Ｊｌ！１（ＧａＳｂ系材
料からなるチャンネルＮ）、 ７．２７・・・・・・第三の半導体層（Ａ Ｉ Ｓ ｂ
系材料からなる第三の半導体層）、 ８．２８・・・・・・半導体層、 １Ｏ１３０・・・・・・ショットキーゲート電極、１１
〜１２．３１〜３２・・・・・・ソース・ドレイン電極
、２ＤＥＧ・・・・・・２次元電子ガス、２ Ｄ ＨＧ
・・・・・・２次元ホールガス。 ）ｎＡｓ Ｇａｓｂ Ｅζ＝ Ｅｓ−Δ 本発明の原理説明図 Ｇａｒｂ。 ５ｕｌ） □２２ 第２実施例の構造を示す断面図
す図であり、 第２図はその構造を示す断面図、 第３図はそのバンド図、 第４図は本発明に係る半導体装置の第２実施例を示すそ
の構造を示す断面図である。 ｌ、２１・・・・・・ＨＥＭＴ （半導体装置）、２．
２２・・・・・・半絶縁性基板、 ３．２３・・・・・・バッファ層、 ４．２４・・・・・・第二種のヘテロ接合系、５．２５
・・・・・・チャネル層（ＩｎＡｓ系材料からなるチャ
ンネル層）、 ６．２６・・・・・・電子供給Ｊｌ！１（ＧａＳｂ系材
料からなるチャンネルＮ）、 ７．２７・・・・・・第三の半導体層（Ａ Ｉ Ｓ ｂ
系材料からなる第三の半導体層）、 ８．２８・・・・・・半導体層、 １Ｏ１３０・・・・・・ショットキーゲート電極、１１
〜１２．３１〜３２・・・・・・ソース・ドレイン電極
、２ＤＥＧ・・・・・・２次元電子ガス、２ Ｄ ＨＧ
・・・・・・２次元ホールガス。 ）ｎＡｓ Ｇａｓｂ Ｅζ＝ Ｅｓ−Δ 本発明の原理説明図 Ｇａｒｂ。 ５ｕｌ） □２２ 第２実施例の構造を示す断面図
Claims (1)
- 【特許請求の範囲】 ２次元電子と２次元ホールとが同時に生成する半金属的
性質を持つ第二種のヘテロ接合系においてＩｎＡｓ系材
料からなるチャンネル層とＧａＳｂ系材料からなる電子
供給層との組み合わせにより構成され、 前記チャネル層と前記電子供給層との間に所定の膜厚を
有するＡｌＳｂ系材料からなる第三の半導体層を導入し
、前記第二種のヘテロ接合系における２次元電子と２次
元ホールの同時生成を抑制して２次元電子のみを発生さ
せるとともに、該第三の半導体の膜厚を変えることによ
り閾値も制御するようにしたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068337A JP2796113B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068337A JP2796113B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246342A true JPH02246342A (ja) | 1990-10-02 |
| JP2796113B2 JP2796113B2 (ja) | 1998-09-10 |
Family
ID=13370928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068337A Expired - Lifetime JP2796113B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2796113B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008063824A1 (en) * | 2006-11-16 | 2008-05-29 | Intel Corporation | Sb-based cmos devices |
| JP2009038307A (ja) * | 2007-08-03 | 2009-02-19 | Asahi Kasei Electronics Co Ltd | 半導体デバイス及びその製造方法 |
| US9379205B2 (en) | 2014-02-21 | 2016-06-28 | Fujitsu Limited | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605572A (ja) * | 1983-06-24 | 1985-01-12 | Agency Of Ind Science & Technol | 高速半導体デバイスの製造方法 |
-
1989
- 1989-03-20 JP JP1068337A patent/JP2796113B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605572A (ja) * | 1983-06-24 | 1985-01-12 | Agency Of Ind Science & Technol | 高速半導体デバイスの製造方法 |
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| WO2008063824A1 (en) * | 2006-11-16 | 2008-05-29 | Intel Corporation | Sb-based cmos devices |
| US7429747B2 (en) | 2006-11-16 | 2008-09-30 | Intel Corporation | Sb-based CMOS devices |
| JP2010509787A (ja) * | 2006-11-16 | 2010-03-25 | インテル コーポレイション | ＳｂベースのＣＭＯＳデバイス |
| JP2009038307A (ja) * | 2007-08-03 | 2009-02-19 | Asahi Kasei Electronics Co Ltd | 半導体デバイス及びその製造方法 |
| US9379205B2 (en) | 2014-02-21 | 2016-06-28 | Fujitsu Limited | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2796113B2 (ja) | 1998-09-10 |
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