JPH02249263A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH02249263A JPH02249263A JP63269756A JP26975688A JPH02249263A JP H02249263 A JPH02249263 A JP H02249263A JP 63269756 A JP63269756 A JP 63269756A JP 26975688 A JP26975688 A JP 26975688A JP H02249263 A JPH02249263 A JP H02249263A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000010408 film Substances 0.000 abstract description 43
- 238000005498 polishing Methods 0.000 abstract description 24
- 239000010409 thin film Substances 0.000 abstract description 18
- 238000000034 method Methods 0.000 abstract description 11
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の素子分離構造に関するもので
ある。
ある。
主なる一面にデバイスの形成されているシリコン基板の
裏面よりシリコンのみを選択的に溶解する加工液を用い
る選択研磨を行い、デバイスのフィールド酸化膜を研磨
のストッパとすることにより薄膜状デバイスを形成でき
ることが知られている（浜ロ恒夫、遠藤伸裕、応用物理
第５６巻、第１１号（１９８７） ｐｐ１４１１１０−
１４８４）、第３図（ａ） 〜（ｃ）はｐ型シリコン基
板に形成されたｎチャネルＭＯＳＦＥＴを裏面選択研磨
さらにそれに続く絶縁膜形成を至て薄膜状デバイスを得
る工程を説明するための工程断面図である。第３図（ａ
）はフィールド酸化膜によって素子分離されているｎチ
ャネルＭＯ３ＦＥＴ形成領域の断面図である。１１はｐ
型基板、１２はフィールド酸化膜、 １３は層間絶縁膜
、１４はソース（ｎｏ）、１５はドレイン（ｎｏ）、１
６はゲート、１７はＶｓｓ（０（Ｖ））、１８はＶｏｏ
（５（Ｖ）） テある。第３図（ｂ）はｐ型シリコン基
板１１の裏面より選択研磨を行ったデバイスである。
裏面よりシリコンのみを選択的に溶解する加工液を用い
る選択研磨を行い、デバイスのフィールド酸化膜を研磨
のストッパとすることにより薄膜状デバイスを形成でき
ることが知られている（浜ロ恒夫、遠藤伸裕、応用物理
第５６巻、第１１号（１９８７） ｐｐ１４１１１０−
１４８４）、第３図（ａ） 〜（ｃ）はｐ型シリコン基
板に形成されたｎチャネルＭＯＳＦＥＴを裏面選択研磨
さらにそれに続く絶縁膜形成を至て薄膜状デバイスを得
る工程を説明するための工程断面図である。第３図（ａ
）はフィールド酸化膜によって素子分離されているｎチ
ャネルＭＯ３ＦＥＴ形成領域の断面図である。１１はｐ
型基板、１２はフィールド酸化膜、 １３は層間絶縁膜
、１４はソース（ｎｏ）、１５はドレイン（ｎｏ）、１
６はゲート、１７はＶｓｓ（０（Ｖ））、１８はＶｏｏ
（５（Ｖ）） テある。第３図（ｂ）はｐ型シリコン基
板１１の裏面より選択研磨を行ったデバイスである。
選択研磨はフィールド酸化膜１２の底面で図示されたよ
うに終了し、さらに、研磨を行った面に絶縁膜１９を形
成することにより薄膜状デバイスを得ることができる（
第３図（ｃ） ）。
うに終了し、さらに、研磨を行った面に絶縁膜１９を形
成することにより薄膜状デバイスを得ることができる（
第３図（ｃ） ）。
かかる手段によって薄膜状ＭＯＳＦＥＴデバイスを得る
ことが可能なわけであるが、選択研磨によりフイールド
酸化膜１２下に存在していたシリコンが完全に除去され
、さらに裏面に絶縁膜が形成される。
ことが可能なわけであるが、選択研磨によりフイールド
酸化膜１２下に存在していたシリコンが完全に除去され
、さらに裏面に絶縁膜が形成される。
このような基板電位が設定されていないＭＯＳＦＥＴの
場合、基板浮遊効果に起因するキング現象及びスイッチ
ング時のオーバーシュート現象が生じるため、デバイス
設計に支障をきたす、従って、各１ＳＦＥＴの基板電位
を設定することが不可能となる。
場合、基板浮遊効果に起因するキング現象及びスイッチ
ング時のオーバーシュート現象が生じるため、デバイス
設計に支障をきたす、従って、各１ＳＦＥＴの基板電位
を設定することが不可能となる。
本発明の目的はフィールド酸化膜底面を研磨のストッパ
として用いる選択研磨法により得られる薄膜状ＭＯＳＦ
ＥＴにおいても基板電位の設定が可能となるような素子
分離構造を提示する。
として用いる選択研磨法により得られる薄膜状ＭＯＳＦ
ＥＴにおいても基板電位の設定が可能となるような素子
分離構造を提示する。
前記目的を達成するため１本発明に係る集積回路におい
ては、シリコン半導体基板に第１のフィールド酸化膜に
より囲まれたｐ型半導体領域又はｎ型半導体領域を形成
され、該領域内に少なくとも第１のフィールド酸化膜よ
りも薄い第２のフィールド酸化膜によって誘電分離され
ている該領域の基板電位設定用配線の接続領域及びＭＯ
３ＦＥＴ形成領域を形成したものである。
ては、シリコン半導体基板に第１のフィールド酸化膜に
より囲まれたｐ型半導体領域又はｎ型半導体領域を形成
され、該領域内に少なくとも第１のフィールド酸化膜よ
りも薄い第２のフィールド酸化膜によって誘電分離され
ている該領域の基板電位設定用配線の接続領域及びＭＯ
３ＦＥＴ形成領域を形成したものである。
本発明において、膜厚の厚い第１のフィールド酸化膜の
底面が選択研磨のストッパとして働き、選択研磨終了後
においても第２のフィールド酸化膜下に未研磨のシリコ
ンを残すことが可能となり、この未研磨のシリコンを介
してＭＯＳＦＥＴの基板電位を設定することが可能とな
る。
底面が選択研磨のストッパとして働き、選択研磨終了後
においても第２のフィールド酸化膜下に未研磨のシリコ
ンを残すことが可能となり、この未研磨のシリコンを介
してＭＯＳＦＥＴの基板電位を設定することが可能とな
る。
以下、本発明の実施例を図により説明する。
（実施例１）
第１図（ａ）は本発明の適用されたｎチャネルＭＯ３Ｆ
ＥＴの素子分離構造を示す断面図であり、第３図と同一
構成については同一符号を付してその説明を省略する１
図示するように第１の第１のフィールド酸化膜２１によ
って囲まれたｐ型半導体領域２５内に、第２のフィール
ド酸化膜２２によって誘電分離されたｎチャネルＭＯ３
ＦＥＴ２４と基板電位設定用配線の接続領域２３が形成
されている。第１図（ｂ）は選択研磨終了後のデバイス
を示す断面図であり、第１のフィールド酸化膜２１の底
面が研磨のストッパとして機能している様子を示してい
る。ここで、第２のフィールド酸化膜２２の下には研磨
後でも依然として未研磨のシリコン基板（ｐ型基板）１
１が残っている。第１図（ｃ）に選択研磨終了後、絶縁
膜２６を形成して得られた薄膜状デバイスを示す６図か
ら明らかなように、第２のフィールド酸化膜２２の下の
シリコン基板１１を介して各ｎチャネルＭＯ３ＦＥＴの
基板電位を設定することが可能となる。従って、得られ
た薄膜状ＭＯ３ＦＥＴを動作させた場合でもキング現象
やスイッチング時のオーバーシュート現象は生じない。
ＥＴの素子分離構造を示す断面図であり、第３図と同一
構成については同一符号を付してその説明を省略する１
図示するように第１の第１のフィールド酸化膜２１によ
って囲まれたｐ型半導体領域２５内に、第２のフィール
ド酸化膜２２によって誘電分離されたｎチャネルＭＯ３
ＦＥＴ２４と基板電位設定用配線の接続領域２３が形成
されている。第１図（ｂ）は選択研磨終了後のデバイス
を示す断面図であり、第１のフィールド酸化膜２１の底
面が研磨のストッパとして機能している様子を示してい
る。ここで、第２のフィールド酸化膜２２の下には研磨
後でも依然として未研磨のシリコン基板（ｐ型基板）１
１が残っている。第１図（ｃ）に選択研磨終了後、絶縁
膜２６を形成して得られた薄膜状デバイスを示す６図か
ら明らかなように、第２のフィールド酸化膜２２の下の
シリコン基板１１を介して各ｎチャネルＭＯ３ＦＥＴの
基板電位を設定することが可能となる。従って、得られ
た薄膜状ＭＯ３ＦＥＴを動作させた場合でもキング現象
やスイッチング時のオーバーシュート現象は生じない。
上述した説明においては選択研磨による薄膜状ｎチャネ
ルＭＯＳＦＥＴを得る工程を示したが１選択研磨による
薄膜状ｐチャネルＭＯ３ＦＥＴや薄膜状ＣＭＯＳデバイ
スを得る場合にも本発明を適用することができる。
ルＭＯＳＦＥＴを得る工程を示したが１選択研磨による
薄膜状ｐチャネルＭＯ３ＦＥＴや薄膜状ＣＭＯＳデバイ
スを得る場合にも本発明を適用することができる。
（実施例２）
第２図（＆）はＣＭＯＳ構成デバイスの素子分離構造に
本発明を適用した例の工程断面図である。即ち、ここで
はｐ型半導体基板に第１のフィールド酸化膜２１によっ
て囲まれたｎ型半導体領域３８とＰ型半導体領域３７が
形成され、さらに前記ｎ型半導体領域３８に第２のフィ
ールド酸化膜２２で分離された基板電位設定用配線の接
続領域３４及びｐチャネルＭＯ３ＦＥＴ３５が形成され
、一方前記ｐ型半導体領域３７に第２のフィールド酸化
膜２２で分離された基板電位設定用配線の接続領域２３
が形成されている。１１はシリコン基板（ｐ型基板）、
１４はソース（ｎ３）、１５はドレイン（ｎ”）、 １
７はＶｓｓ （０〔Ｖ） ）、１８はＶｏｏ（５（Ｖ）
）、１９は絶縁膜、３１はｎウェル、３２はソース（ｐ
＋）、３３はドレイン（ｐｏ）である。第２図（ｂ）に
選択研磨終了後裏面に絶縁膜３９を形成して得られた薄
膜状ＣＭＯＳデバイスの断面図を示す。図から明らかな
ように第１のフィールド酸化膜２１を選択研磨のストッ
パとしているため、第２のフィールド酸化膜２２の下に
未研磨のシリコン基板１１が存在していることがわかる
。このためｎチャネルＭＯ３ＦＥＴ３６及びｐチャネル
ＭＯ３ＦＥＴ３５の基板電位を設定することが可能とな
る。
本発明を適用した例の工程断面図である。即ち、ここで
はｐ型半導体基板に第１のフィールド酸化膜２１によっ
て囲まれたｎ型半導体領域３８とＰ型半導体領域３７が
形成され、さらに前記ｎ型半導体領域３８に第２のフィ
ールド酸化膜２２で分離された基板電位設定用配線の接
続領域３４及びｐチャネルＭＯ３ＦＥＴ３５が形成され
、一方前記ｐ型半導体領域３７に第２のフィールド酸化
膜２２で分離された基板電位設定用配線の接続領域２３
が形成されている。１１はシリコン基板（ｐ型基板）、
１４はソース（ｎ３）、１５はドレイン（ｎ”）、 １
７はＶｓｓ （０〔Ｖ） ）、１８はＶｏｏ（５（Ｖ）
）、１９は絶縁膜、３１はｎウェル、３２はソース（ｐ
＋）、３３はドレイン（ｐｏ）である。第２図（ｂ）に
選択研磨終了後裏面に絶縁膜３９を形成して得られた薄
膜状ＣＭＯＳデバイスの断面図を示す。図から明らかな
ように第１のフィールド酸化膜２１を選択研磨のストッ
パとしているため、第２のフィールド酸化膜２２の下に
未研磨のシリコン基板１１が存在していることがわかる
。このためｎチャネルＭＯ３ＦＥＴ３６及びｐチャネル
ＭＯ３ＦＥＴ３５の基板電位を設定することが可能とな
る。
以上述べたように本発明を適用するならば１選択研磨法
によって得られる薄膜状ＭＯ３ＦＥＴにおいても基板電
位を設定することが可能となるため、薄膜状ＭＯＳＦＥ
Ｔを動作させてもキング現象やスイッチング時のオーバ
ーシュート現象を示さず、従って本発明により薄膜状Ｍ
ＯＳＦＥＴのデバイス設計が可能になるという効果を有
する。
によって得られる薄膜状ＭＯ３ＦＥＴにおいても基板電
位を設定することが可能となるため、薄膜状ＭＯＳＦＥ
Ｔを動作させてもキング現象やスイッチング時のオーバ
ーシュート現象を示さず、従って本発明により薄膜状Ｍ
ＯＳＦＥＴのデバイス設計が可能になるという効果を有
する。
第１図（ａ）〜（ｃ）は本発明を適用したｎチャネル肋
５ＦＥＴを選択研磨及び裏面絶縁膜形成を至で薄膜状デ
バイスを得る工程を説明するための工程断面図、第２図
（ａ）〜（ｃ）は本発明を適用した０ＭＯ３構成デバイ
ス及び薄膜状ＣＭＯＳデバイスの工程断面図、第３図（
ａ）〜（ｃ）は従来の素子分離構造を有するｎチャネル
ＭＯ３１４Ｔを選択研磨及び裏面絶縁膜形成を至で薄膜
状デバイスを得る工程を説明するための工程断面図であ
る。 １１・・・ｐ型基板 １２・・・フィールド
酸化膜１３・・・層間絶縁ａ １４・・・ソ
ース（ｎｏ）１５・・・ドレイン（ｎ”） １
６・・・ケート１’１−Ｖｓｓ（０（Ｖ））
１８− ＶＤＤ（５［Ｖ））１９．２６．３９・・・
絶縁膜 ２１・・・第１のフィールド酸化膜 ２２・・・第２のフィールド酸化膜 ２３・・・基板電位設定用配線の接続領域（ｐｏ）２４
、３６ ・・・ｎチャネルＭＯ３ＦＥＴ ２５．３７
−ｐ型半導体領域３１・・・ｎウェル ３２
・・・ソース（ｐｏ）３３・・・ドレイン（ｐｌ）
５ＦＥＴを選択研磨及び裏面絶縁膜形成を至で薄膜状デ
バイスを得る工程を説明するための工程断面図、第２図
（ａ）〜（ｃ）は本発明を適用した０ＭＯ３構成デバイ
ス及び薄膜状ＣＭＯＳデバイスの工程断面図、第３図（
ａ）〜（ｃ）は従来の素子分離構造を有するｎチャネル
ＭＯ３１４Ｔを選択研磨及び裏面絶縁膜形成を至で薄膜
状デバイスを得る工程を説明するための工程断面図であ
る。 １１・・・ｐ型基板 １２・・・フィールド
酸化膜１３・・・層間絶縁ａ １４・・・ソ
ース（ｎｏ）１５・・・ドレイン（ｎ”） １
６・・・ケート１’１−Ｖｓｓ（０（Ｖ））
１８− ＶＤＤ（５［Ｖ））１９．２６．３９・・・
絶縁膜 ２１・・・第１のフィールド酸化膜 ２２・・・第２のフィールド酸化膜 ２３・・・基板電位設定用配線の接続領域（ｐｏ）２４
、３６ ・・・ｎチャネルＭＯ３ＦＥＴ ２５．３７
−ｐ型半導体領域３１・・・ｎウェル ３２
・・・ソース（ｐｏ）３３・・・ドレイン（ｐｌ）
Claims (1)
- （１）シリコン半導体基板に第１のフィールド酸化膜に
より囲まれたｐ型半導体領域又はｎ型半導体領域を形成
され、該領域内に少なくとも第１のフィールド酸化膜よ
りも薄い第２のフィールド酸化膜によって誘電分離され
ている該領域の基板電位設定用配線の接続領域及びＭＯ
ＳＦＥＴ形成領域を形成したことを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269756A JP2629313B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269756A JP2629313B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02249263A true JPH02249263A (ja) | 1990-10-05 |
| JP2629313B2 JP2629313B2 (ja) | 1997-07-09 |
Family
ID=17476713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269756A Expired - Lifetime JP2629313B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629313B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778986A (ja) * | 1993-09-09 | 1995-03-20 | Nec Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134978A (ja) * | 1984-07-26 | 1986-02-19 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-10-25 JP JP63269756A patent/JP2629313B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134978A (ja) * | 1984-07-26 | 1986-02-19 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778986A (ja) * | 1993-09-09 | 1995-03-20 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2629313B2 (ja) | 1997-07-09 |
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