JPH02250335A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　（ＭｅｔａｌＳｅ
ｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　ｌ！ｆｆｅｃｔ
　Ｔｒａｎｓｉｓｔｏｒ）　　およびＨＥ　Ｍ　Ｔ　（
Ｈｉｇｈ　Ｂｌｅｃｔｒｏｎ　ＭｏｂｉｌｉｔｙＴｒａ
ｎｓｉｓｔｏｒ）の製法に係り、特に、ゲート電極の微
細化に伴うゲート抵抗の低減に好適な技術に関する。

〔従来の技術〕

ＭＥＳＦＥＴあるいは２次元電子電界効果トランジスタ
（Ｔｗｏ−ｄｊｓｅｎｓｉｏｎａｌ　ＥＩｅｃｔｒｏｎ
　Ｇａｓ　ＰＥＴ）と呼称されている高電子移動度トラ
ンジスタ（ＨＥＭＴ）にあっては、より高い特性を得る
ためにゲート長は０．３０μｍ以下と微細化傾向にある
。

通常、０，３０μｍ程度のゲート長を形成する方法とし
ては、ＥＢ（電子ビーム）による直接描画と多層レジス
ト技術を併用することが行なわれてきた。この種の製法
に関する文献としては、エレクトロニクス・レターズ〔
−ル、Ｊｏｎｅｓ、ｅｔ　ａｌ、。

旧ｅｃｔｒｏｎｉｃｓ　Ｌｅｔｔｅｒｓ、Ｖｏｌ、　　
２３　（１９８７）　８４４）とＵ、に、Ｍｉｓｈｒａ
、ｅｔ　ａｌ、、ＩＲＥＥ　ＥＤＬ　Ｖｏｌ、ＥＤＬ６
　（１９８５）１４２がある。

また、０．３μｍ以下のゲート長を得るには、集束イオ
ンビーム（Ｆ　Ｉ　Ｂ　：　Ｆｏｃｕｓｅｄ　Ｉｏｎ　
Ｂｅａｍ）を用いたリングラフィ技術がある。最近の文
献では、電子情報通信学会誌ＥＤ８８−６１．Ｐ２１〜
Ｐ２６にマツシュルーム型ゲート電極の製法について詳
しく論じられている。この方法は、レジスト上に２種類
のイオンでゲートパターン部にイオン打込みを行ない、
現像後においてマツシュルーム型のレジストプロファイ
ルを得るところに特長がある。具体的には、ＧａＡｓ１
板上に設けられた能動層上にソース電極とドレイン電極
を配置し、その上にレジストを塗布した後、Ｂｅ”＋と
Ｓｉ＋＋の２種のイオンを用いて混合露光する。Ｂｅ→
による露光部はＳｉ＋◆による露光部の中央に沿って深
く形成される結果、混合露光部の断面は丁字形となる。

したがって、現像後のレジストプロファイルはマツシュ
ルーム形となる。この結果、得られたゲート開口部の能
動層をリセスエッチングしてゲート電極をリフトオフ法
で形成した場合、断面がマツシュルーム形（丁字形）と
なるゲート電極が形成されることになる。

〔発明が解決しようとする課題〕

上記のように、ＥＢによる直接描画と多層レジスト法で
ゲートを形成する技術は、多層レジストプロセスが複雑
であるため、レジストのプロファイルの制御性が難しい
ことならびにスループットが低い等があり、実用上難点
があった。

また、上記のようなＦＩＢ法による微細化ゲートパター
ン形成法での問題点は、前記文献にも注意事項として記
載されているように、能動層に生じるＢｅ”＋の打ち込
みによるダメージの発生、２種のイオンによる描画の際
の合わせ精度である。

このような問題点は、量産化における歩留りに大きな影
響を与えることになる。

本発明の目的は、能動層にダメージを与えることなくか
つ再現性良く丁字形断面のゲート電極等の電極を形成す
ることにある。

本発明の他の目的はゲート抵抗が小さい高周波特性が優
れた半導体素子を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔課題を解決するための手段〕

本発明のＨＥＭＴは次の手順で形成される。

（］）主面に能動層を有するＧａＡｓ基板主面上にＳｉ
ｎ、もしくはｐｓｃ４からなる絶縁膜を被着する。前記
能動層はノンドープＧａＡｓ層、ノンドープＡｌｏ、ｓ
　Ｇ　ａ　Ｏ，？　Ａ　３層、ｎ形Ａｌｏ、５Ｇａｏ、
ｙＡＳ層、ノンドープＡ１１ｏ、ｓ　Ｇａｏ、ｙ　Ａｓ
Ｊｉ、ｎ＋形ＧａＡｓ層と順次積み上げられた構造とな
っていて、前記最下層のノンドープＧａＡｓ層の表層部
には２次元電子ガスが形成されている。

（２）リフトオフ法によって前記絶縁膜を部分的に除去
し、この除去部分に前記能動層と接触するソース電極お
よびドレイン電極を形成する。

（３）前記基板主面に電子線レジストを塗布した後、Ｅ
Ｂ描画によって前記電子線レジスト膜に開口寸法文、の
開ロバターン（開口部）を形成する。

（４）前記電子線レジスト膜をマスクとして、異方性ド
ライエツチングによって前記絶縁膜をその途中深さまで
除去して開口寸法１１Ｌ、の溝（ｇみ）を形成する。

（５）前記電子線レジスト膜の表面を０．ガスを用いて
等方性ドライエツチングする。この結果、前記溝の縁が
露出し、電子線レジスト膜の開口寸法旦、はｎ２　＞Ｊ
ＩＬＩ　となる。この結果、上部で幅庭、の空間ができ
、下部中央で幅立、となる空間ができるため、丁字形断
面の溝（窪み）が形成されることになる。

（６）開口寸法文、の開ロバターン部の絶縁膜をＣＨＦ
、ガスを用いて異方性ドライエツチングする。この時に
留意する点としては、極力オーバーエッチ量を小さ（抑
えることである。オーバーエッチ量を少な（することに
より、丁字形断面間ロバターンの寸法を上部ならびに下
部において＋ｌＬ、ｚならびにＪｌ、に対して近億的値
で加工できる。

（７）前記基板主面の絶縁膜をマスクとしてリセスエッ
チングを行なって能動層の最上層のｎ◆形ＧａＡｓ層を
除去するとともに、基板主面の電子線レジスト膜を利用
してリフトオフ法でゲート電極を形成する。ゲート電極
は断面中央部は直接能動層に接触しかつ両側部分は能動
層上に載る絶縁膜上に載るため丁字形断面となる。

〔作用］ 本発明の半導体素子の製造方法においては、上記（１）
の５ｉｆｔもしくはＰＳＧからなる絶縁膜は、丁字形断
面開口部を形成するために不可欠な絶縁膜である。すな
わち、前記絶縁膜は電子線レジネト膜をマスクとして一
部が途中深さまで異方性ドライエツチングされる結果、
電子線レジスト膜の開口寸法とほぼ同−寸法見、の開ロ
バターンが得られる。また、その後基板主面は等方性ド
ライエツチングされるため、電子線レジスト膜の開口寸
法立２はｆＬｌよりも拡がるが、絶縁膜は材質が異なる
ことからエツチングされず高選択ドライエツチングが可
能となるため、前記絶縁膜の開口部の寸法は略吏、のま
ま変化しない、また、その後前記絶縁膜の開口寸法吏、
の開口部に残った絶縁膜は異方性ドライエツチングによ
るジャストエッチに近い状態で除去されるため、前記絶
縁膜の開口部の断面プロファイルは丁字形となることか
ら、リフトオフ法で形成されたゲート電極はその断面形
状が丁字形となる０丁字形断面のゲート電極は中央の細
い部分のみを能動層に接触させる構造とすることができ
るため、能動層と接触するゲート長が短くでき、ゲート
長に起因する特性の向上が図れるとともに、ゲート電極
はその上部が長くなることから断面積の増大によりゲー
ト抵抗を小さくすることができる。

〔実施例］ 以下図面を参照して本発明の一実施例について説明する
。

第１図は本発明の一実施例によるＨＥＭＴを構成した半
導体素子の概要を示す断面図、第２図は同じ＜ＨＥＭＴ
の製造において用いられる能動層を有する基板の断面図
、第３図は同じくソースドレイン電極が形成された基板
の断面図、第４図は同じく主面に電子線レジスト膜が部
分的に形成された基板の断面図、第５図は同じくゲート
形成領域の絶縁膜が途中深さまで異方性ドライエツチン
グされた状態の基板の断面図、第６図は同じく絶縁膜上
の電子線レジスト膜が等方性ドライエツチングされた状
態を示す基板の断面図、第７図は同じく前記電子線レジ
スト膜をマスクとして絶縁膜の一部を異方性ドライエツ
チングによって完全に除去した基板の断面図、第８図は
能動層の最上層をリセスエッチングしかつリフトオフに
よりゲート電極を形成する状態を示す基板の断面図、第
９図は同じくゲートｔ８ｉが形成されたＨＥＭＴを示す
断面図である。

この実施例のＨＥＭＴは、第１図に示されるように、半
絶縁性ＧａＡｓ基板１と、この半絶縁性Ｃ；ａＡｓ基板
１の主面に設けられた多層成長層からなる能動層２と、
この能動層２上にそれぞれ設けられたソース電極３およ
びドレイン電極４と、これらソース電極３およびドレイ
ン電極４間の能動層２上に設けられた絶縁膜５を貫通す
るように設けられたゲート電極６とからなっている。

前記能動層２は、厚さ１μｍのノンドープＧａＡｓ層７
．厚さ６０人のノンドープＡ見。１Ｇａ６、Ａｓ層（ス
ペーサ層）８．厚さ２８０人のｎ形Ａｌｏ、ｓ　Ｇ　ａ
　１１．７　Ａ　８層（キャリア供給層）９゜厚さ１０
０人のノンドープＡｆＬ＊、ｓ　Ｇａｏ、ｙ　Ａｓ層１
０　厚さ２０００人のｎ÷形ＧａＡｓ層（キャップ層）
１１が順次積み上げられた構造となっている。また、前
記ノンドープＡＡｏ、ｓ　Ｇａｏ、ｔＡｓＡｓ層ノンド
ープＧａＡｓ１ｉｉ７との接合によって、ノンドープＧ
ａＡｓ層７の表層部には２次元電子ガス（２次元電子ガ
ス層）１２が発生している。

一方、前記ゲート電極６が設けられる能動層２にあって
は、能動層２の最上層のキャップ層１１が除去されてい
る結果、前記ゲート電極６はノンドープＡ旦。９３Ｇ　
ａ　ｏ、ｑ　Ａ　５層１０に直接接触している。このノ
ンドープＡｆＬｏ、ｓ　Ｇａｏ、ｒ　ＡｓＪｉｌｏに接
触するゲート電極６のゲート長は見１、たとえば０．２
１ｍ程度となっている。また、このゲート電極６が形成
される絶縁膜５にあっては段付構造となっているため、
ゲート電極６は丁字形断面構造となっている。ゲート電
極６の上記の長さはＪｌｉ　　（ａ□〉庭、）となり、
たとえば１ｘ＝０．４μｍとなっている。これにより、
ゲート長が０．２μｍと小さくてもゲート電極６の上部
きくなり、ゲート抵抗Ｒ１は小さ（なる。

ここで、ＣａＡｓＦＥＴの最小雑音指数ＮＦ、。

１は、近似的に次式で表わされる。

Ｎ　Ｆ−ｉ−・＝　１　＋　ｋ　ｆ　Ｃ＠ｌ　（（Ｒ，
ｓ＋Ｒｅ　）　／　ｇ＋ｍ　）　”寞　　　　　　　・
・・（１）ここで、ｋはフィッティングファクター　ｆ
は周波数、Ｃ□はゲート・ソース間容量、Ｒｓはソース
抵抗、Ｒ１はゲート抵抗、ｇｓは相互コンダクタンスで
ある。

また、相互コンダクタンスｇ、は次式のように表わされ
る。

ここで％に’　はフィッティングファクター、Ｗはゲー
ト幅、Ｌ、はゲート長、Ｎ、は活性層の不純物濃度、ａ
は活性層の厚さである。

ＨＥＭＴにおいても上記（１）、（２）式は基本的に適
合する。この実施例のＨＥＭＴにあっては、ゲート電極
を丁字形断面とすることによって、ゲート長を短くでき
るとともにゲート電極の断面積の増大を図ることができ
る。したがって、この実施例によれば、ゲート長を短く
できることがらＨＥ　Ｍ　Ｔの相互コンダクタンスｇ、
を大きくすることができるとともに、ゲート電極の断面
積の増大によるゲート抵抗の低減によってＮ、の低下が
達成でき、高周波特性の向上が達成できる。

つぎに、このようなＨＥＭＴ　（半導体素子）の製造方
法について説明する。

まず、第２図に示されるように、厚さ６００μｍの半絶
縁性ＧａＡｓ基板■の主面（上面）に多層成長層構造か
らなる能動Ｎ２が形成される。能動層２は分子線エピタ
キシャル成長法（ＭＢＥ法）によって形成され下記（１
）〜（５）のＮを順次連続成長することによって形成さ
れる。なお、第３図以降では能動層２の各層は省略し、
単に能動層２としてのみ表示することにする。

（１）ノンドープＧａＡｓ層７：膜厚を１μｍとする。

（２）ノンドープＡｆｌｅ、ｓ　Ｃｊａｏ、ｑ　Ａｓ層
（スペーサ層）８：Ｍ厚を６０人とする。

（３）ｎ形ＡＪ１０．ｓ　Ｇ　ａ　＊、Ａ　Ｓ層（キャ
リア供給層）９　：　３．ＯＸＩ　Ｏ”ｃｍ−”の５ｉ
ｆｉ度で膜厚を２８０人とする。

（４）ノンドープＡｊＬ＠、ｓ　Ｇａ、、ＡｓＳ層０′
膜厚を１００人とする。

（５）ｎ＋形ＧａＡｓ層（キャップｉｍ）１１：３゜０
ＸＩＯ’“ｃｍ−’のＳ層濃度で膜厚を２０００人とす
る。

上記（１）〜（５）の各層の役割は以下の通りである。

（１）ノンドープＧａＡｓ層７はその表層部に２次元電
子ガス（２次元電子ガス層）１２が形成される。

（２）ノンドープＡｌｏ、ｘ　Ｇａ、、ＡｓＳ層は２次
元電子ガス１２が不純物散乱を受けに（くするように設
けられた層である。

（３）ｎ形ＡｊＬｓ、ｓ　Ｇ　ａ　ｏ、ｔ　Ａ　８層９
はキャリアを供給する層である。

（４）ノンドープＡｕｏ、ｓ　Ｇａ＊、Ｉ　ＡｓＮ１０
は、ゲート耐圧を高く設定できるように故意に不純物を
ドーピングしていない層である。この層がゲート電極直
下の層になる。

（５）ｎ÷形ＧａＡｓ１ｌｌｌはソース抵抗低減化のた
めに設けられた不純物濃度の高いオーミックコンタクト
用の層である。

つぎに、前記半絶縁性ＧａＡｓ基板ｌの主面、換言する
ならば能動層２上に絶縁膜５、たとえば厚さ４０００人
のＳｉｎ、膜を被着した後、第３図に示されるように、
常用のホトエツチングによって、ソース・ドレイン電極
形成領域を開口し、常用のリフトオフ法によってソース
電ｐｉ３とドレイン電極４を形成する。これらソース電
極３およびドレイン電極４は膜厚４０００人のＡｕ／Ｎ
ｉ／　Ａ　ｕ　Ｇ　ｅで形成されている。また、前記リ
フトオフ後、４５０°Ｃ，１分のアロイ化処理が施され
、ソース電極３およびドレイン電極４は能動層２のｎ÷
形ＧａＡｓ層１１との間に良好なオーム性接触が得られ
ている。

つぎに、第４図に示されるように、半絶縁性ＧａＡｓ基
１ｉ１の主面に厚さ６０００人の電子線レジスト膜１５
を形成した後、引続き、ＥＢ（電子ビーム）の直接描画
により、ソース電極３とドレイン電極４の間にゲートパ
ターンを描いた後に、ＥＢリソグラフィ技術を用いて前
記電子線レジスト膜１５の開口部の寸法と一敗する幅立
、を有する溝（窪み）を形成する。したがって庭、は０
゜２μｍとなる。

つぎに、平行平板型のドライエラチャを用いて前記電子
線レジスト膜１５をマスクとして、露出する絶縁膜５の
表面をエツチングする。このエツチングはＲＦパワーが
３００Ｗ、ＣＨＦ３ガスの流量が２０ＳＣＣＭ、真空度
が０．０９ｔｏｒｒとなる異方性ドライエツチングによ
り行なわれ、第５図に示されるように、ＳｉＯｘ膜から
なる絶縁膜５はその厚さの半分となる約２０００人が除
去される。このエツチングは異方性ドライエッチ加工の
ため、開口寸法は電子線レジス・ト膜１５の開口寸法ｆ
Ｌ、と略同じとなり０．２μｍとなる。

また、電子線レジストに対する５ｌｏｚ膜の選択ルは約
３であった。

つぎに、バレル型のエツチャーを用いて、０２ガスによ
り、電子線レジスト膜１５のみを等方性ドライエツチン
グする。電子線レジスト膜１５はその表面が約０．１ａ
ｍの深さに亘って除去される結果、ゲート開口用窪１６
は第６図に示されるように、丁字形断面形状となる。こ
の時のドライエツチングはＲＦパワーが４００Ｗ、Ｏ，
ガスの流量が２００ＳＣＣＭ、真空度が０．５ｔｏｒｒ
で行なわれた。得られた丁字形断面のゲート開口用窪１
６の上部寸法、すなわちレジスト開口部の寸法は、Ｊｌ
ｔ　　（Ｌ　＞４１．　）となり、たとえば０゜４μｍ
となり、下部寸法すなわち絶縁膜５の開口寸法旦、は０
．２μｍとなった。参考までに述べると、本条件におけ
るＳｌＯ□膜に対する電子線レジストの選択比は約１０
００であった。

つぎに、平行平板型のドライエラチャを用いて、５ｉＯ
ｔｌからなる絶縁膜５を２２００〜２５００人異方性ド
ライエッチ加工した。このドライエツチングは、ＣＨＦ
３１ガス圧０．０９ｔｏｒｒのもと流量２０ＳＣＣＭで
流し、出力３００Ｗで行なった。これにより、前記電子
線レジスト１１１５で被われない中央が一段低くなった
絶縁膜５部分は、その上面から深さ方向に向かってエツ
チングされるため、第７図に示されるように、エツチン
グ部分は、中央部が旦、なる幅に亘って絶縁膜５が完全
に除去された領域と、両側部が１５００人〜１８００人
の厚さ絶縁膜５が残留する領域とによって形成され、丁
字形断面の空間からなる開口部（ゲート開口部）１７が
形成される。なお、説明の便宜上、前記残留絶縁膜部分
を段差部１８と称呼する。

このようにして得られたゲートパターンの開口部の形状
、すなわちゲート開口部１７の形状は丁字形断面と成り
得た。このゲート開口部１７の下部の寸法は庭１、たと
えば０．２μｍであり、上部の寸法吏、は、たとえば０
．４μｍである。

つぎに、前記能動層２の最上層であるｎ÷形ＧａＡｓ層
１１を前記段差部１８および電子線レジスト膜１５をマ
スクとして選択ドライエツチングし、リセス部１９を形
成する。このような選択ドライエツチングにおいては平
行平板型のドライエラチャを用い、前記能動層２の最上
層の下層にあたるノンドープＡＪＩＬｏ、３ｃａｏ４　
Ａ　ＳＮ１０に対して高選択ドライエツチングが可能と
なるようにＣＣＬ　Ｆｔ　＋Ｈｅの混合ガスがエツチン
グガス種として選ばれた。加工条件は、ＲＦパワーが７
ＯＷ、ガス流量は３０ＳＣＣＭ　（ＣＣ北！Ｆり。

１１００５ＣＣ（Ｈｅ）、トータルガス圧は７０ｍ　ｔ
　ｏ　ｒ、　ｒであり、３００％ＧａＡｓ層をオーバー
エッチする条件で行われた。なお、この時のＧａＡｓ／
Ａｕｏ、ｚ　Ｇａｏ、７　Ａｓの選択圧はｉｏ。

Ｏであった。上記能動層２の最上層を高選択ドライエツ
チングした後のＴ字型ゲート開口部の寸法は、エツチン
グ前よりもわずかに広がり、たとえば上部すなわち電子
線レジスト膜１５の部分が０゜４６μｍであり、下部す
なわちＳｉＯ□部の部分が０．２２μｍであり、リセス
部１９の部分が０゜４２μｍであった。

つぎに、第８図に示されるように、前記半絶縁性ＧａＡ
ｓ基板ｌの主面全域にゲート電極素材としてＡｕを５０
００人被着し蒸着膜２０を形成する。その後、第９図（
第１図参照）に示されるように、前記電子線レジスト膜
１５を除去し、能動層２の上から２層目にあたるノンド
ープＡｉ。、。

Ｇａｏ、ｔＡＳ層１０に電気的に接触するゲート電極６
を形成（リフトオフ法）する、また、前記半絶縁性Ｇａ
Ａｓ基Ｆｉ、１の裏面（下面）はエツチングされ、全体
として１６０μｍ程度の厚さに形成される。なお、第２
図以降では面積の大きいＧａＡｓ基板（ウェハ）の一部
である単一の半導体素子部分を図として表示している。

したがって、実際には半絶縁性ＧａＡｓ基板ｌの下面エ
ツチング後には半絶縁性ＧａＡｓ基板１は縦横に分断さ
れて第９図および第１図に示されるような単一の半導体
素子となる。

かくして得られたゲート電極６は、中央部が能動層２に
接触しかつ両側が段差部１８上に載るため、丁字形断面
構造となる。また、このゲート電極６は前記段差部１８
上に載る部分だけゲート電橋面積が増大するため、ゲー
ト抵抗は通常の電子線リソグラフィ技術のみによって得
られたゲート抵抗の約半分の値に低減できた。本発明に
よって得られたＨ　Ｅ　Ｍ　Ｔの静特性は、相互トラン
スコンダクタンスｇ１１が２５０ｍ５／ｍｍであり、ゲ
ート抵抗が１４０Ω／　ｍ　ｍであった。高周波特性と
しての雑音指数は０．７ｄＢであり、利得は１１ｄＢと
良好な性能を示した。

このような実施例によれば、つぎのような効果が得られ
る。

（１）本発明の半導体素子の製造方法にあっては、中央
部分が能動層に接触する丁字形ゲート電極を形成するに
際して、電子線レジスト膜をマスクとして能動層を被う
絶縁膜を異方性ドライエツチングによって所望深さに形
成した後、等方性ドライエツチングによって前記電子線
レジスト膜の表層部を全域に亘って所望厚さ除去し前記
絶縁膜の窪みとこの抛Ｉ！膜上に載る電子線レジスト膜
の内側面とによって丁字形の窪みを形成し、さらに前記
電子線レジスト膜をマスクとして前記絶縁膜を所定深さ
異方性ドライエツチングによって除去することによって
丁字形開口部を、形成し、次いで゛リフトオフ法でゲー
ト電極を形成するため、丁字形断面のゲート電極が再現
性良く形成できるという効果が得られる。

（２）上記（１）により、本発明の半導体素子の製造方
法は、確立された微細パターン形成技術である電子線ホ
トリソグラフィ技術によってゲート長を略決定し、かつ
電子線レジスト膜を等方性ドライエツチングで所定厚さ
エツチングするとともに新たに露出した絶縁膜表層部お
よび先に露出していた絶縁膜を異方性ドライエツチング
によって除去することにより、丁字形の開口部を設ける
ため、イオン打ち込み等のような基板にダメージを発生
させることがなく、半導体素子の品質が安定するという
効果が得られる。

（３）上記（２）により、本発明の半導体素子の製造方
法によれば、再現性よく品質の安定した半導体素子を製
造することができるため、歩留りの向上が図れ、製品コ
ストの低減が達成できるという効果が得られる。

（４）上記（１）〜（３）により、本発明によれば、ゲ
ート長が短くかつゲート抵抗の小さい高周波特性が優れ
たＨＥＭＴを高歩留りで製造することができるという相
乗効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、前記実施例で
は絶縁膜の異方性ドライエツチング後、電子線レジスト
膜の表層郡全体を等方性ドライエツチングによって除去
して、絶縁膜の窪みと前記一対の電子線レジスト膜内側
面との間に丁字形窪みを形成したが、電子線レジスト膜
の表層郡全体を一定厚さ除去する代わり、電子線レジス
ト膜の一対の内側面部分のみをエツチング除去して丁字
形窪みを形成してもよい。

第１０図〜第１２図は本発明の他の実施例による丁字形
ゲート電極の形成方法を示す図である。

すなわち、前記実施例では第５図に示されるよう５を途
中深さまでエツチングしたが、第１０図に示されるよう
に、前記絶縁膜５をその深さ全体に亘ってエツチングし
て、第１段のゲート開口部３０を形成しその後、第１１
図に示されるように、等方性ドライエツチングによって
電子線レジスト膜１５の表面を全体に亘ってエツチング
して丁字形断面の第２のゲート開口部３１を形成し、つ
いで、リセスエッチング後リフトオフ法によって、第１
２図に示されるように、丁字形断面のゲート電極６を形
成しても、抵抗が小さくかつゲート長の短いゲート電極
６が再現性良く形成できる。ただし、この場合には、能
動層２を直接的にプラズマ中でさらしている時間（ＣＨ
Ｆｓガスを用いたドライエツチング時間）が長くなるた
め、能動層２へのドライエッチダメージが多少ある。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＨＥＭＴの製造技術
に適用した場合について説明したが、それに限定される
ものではなく、ＧａＡｓＭ巳ＳＦＦ、Ｔの製造あるいは
シリコン基板を用いた半導体素子の電穫製造にも同様に
適用でき同様な効果を奏することができる。

本発明は少なくとも抵抗を小さく抑える必要のある電極
形成技術には適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

本発明のＨＥ　Ｍ　’Ｉ’の製造方法によれば、ゲート
長を０．２５μｍ以下と短くしかつゲート電極をおける
ゲート抵抗低減のために、ゲート電極を丁字形断面構造
とするに際して、基板主面の能動層上に絶縁膜およびこ
の絶縁膜に重なる電子線レジスト膜を形成し、いずれも
確立された技術である電子線ホトリソグラフィ技術およ
び、絶縁膜の異方性ドライエツチングおよび電子線レジ
スト膜の等方性ドライエツチングなるエツチング技術に
よって丁字形開口部を形成し、この丁字形開口部を利用
して丁字形断面構造のゲート電極を形成することから、
各パターンはセルフアライメントで形成されるため、再
現性良くゲート電極を形成できる。また、本発明によれ
ば、前記丁字形開口部の形成時能動層はダメージを受け
るようなこともなく、ＨＥＭＴの特性が安定しかつその
製造歩留りも高くできる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＨＥＭＴを構成した半
導体素子の概要を示す断面図、第２図は同じ＜ＨＥＭＴ
の製造において用いられる能動層を有する基板の断面図
、 第３図は同じくソース・ドレイン電極が形成された基板
の断面図、 第４図は同じく主面に電子線レジスト膜が部分的に形成
された基板の断面図、 第５図は同じくゲート形成領域の絶縁膜が途中深さまで
異方性ドライエツチングされた状態の基板の断面図、 第６図は同じく絶縁膜上の電子線レジスト膜が等方性ド
ライエツチングされた状態を示す基板の第７図は同じく
前記電子線レジスト膜をマスクとして絶縁膜の一部を異
方性ドライエツチングによって完全に除去した基板の断
面図、 第８図は能動層の最上層をリセスエンチングしかつリフ
トオフによりゲート電極を形成する状態を示す基板の断
面図、 第９図は同じくゲート電極が形成されたＨＥＭＴを示す
断面図、 第１０図は本発明の他の実施例による丁字形ゲート電極
の形成方法における開口部形成状態を示す断面図、 第１１図は同じく電子線レジスト膜表層部の等方性ドラ
イエツチング状態を示す断面図、第１２図は同じくゲー
ト電極が形成された状態を示す断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・能動層、３・
・・ソース電極、４・・・ドレイン電極、５・・・絶縁
膜、６・・・ゲート電極、７・・・ノンドープＧａＡｓ
層、８・・・ノンドープＡｎｏ、ａ　Ｇ　ａ　ｏ、ｔ　
Ａ　５層（スペーサ層）、９−ｎ形Ａｕ６．＋　Ｇ　ａ
　Ｏ，？　Ａ　Ｓ層（キャリア供給ｊｉ）、１０−・・
ノンドープＡＪＬｏ、ｓ　Ｇａｅ、ｖＡｓ層、１　！　
・ｎ◆形ＱａＡｓ層（キャップ層）、１２・・・２次元
電子ガス、１５・・・電子線レジスト膜、１６・・・ゲ
ート開口用窪、１７・・・ゲート開口部、１８・・・段
差部、１９・・・リセス部、２０・・・蒸着膜、３０・
・・ゲート開口部、３１・・・ゲート開口部。 第　　１ 図 第　　２　　図 ７−ツンドーアムＡＪ 第 図 第 図 第 図 第 図 １＋ｄ 第 １゜ 図 第 図 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、主面に能動層を有する半導体基板に絶縁膜を形成す
   る工程と、前記絶縁膜上に電子線レジスト膜を部分的に
   設ける工程と、前記電子線レジスト膜をマスクとして異
   方性ドライエッチングを行い前記絶縁膜を所望幅途中深
   さまで除去する工程と、等方性ドライエッチングによっ
   て前記電子線レジスト膜の表層部全域を所定深さ除去す
   る工程と、前記電子線レジスト膜をマスクとする異方性
   ドライエッチングによって前記絶縁膜を所望量除去しＴ
   字形断面の開口部を形成する工程と、前記電子線レジス
   ト膜を利用してリフトオフ法で中央部分が前記能動層に
   接触するＴ字形断面構造の電極を形成する工程と、から
   なることを特徴とする半導体素子の製造方法。 ２、主面に能動層を有する半導体基板に絶縁膜を形成す
   る工程と、前記絶縁膜上に電子線レジスト膜を部分的に
   設ける工程と、前記電子線レジスト膜をマスクとして異
   方性ドライエッチングを行い前記絶縁膜を所望幅深さ方
   向全域に亘って除去する工程と、等方性ドライエッチン
   グによって前記電子線レジスト膜の表層部全域を所定深
   さ除去することによってＴ字形断面の開口部を形成する
   工程と、前記電子線レジスト膜を利用してリフトオフ法
   で中央部分が前記能動層に接触するＴ字形断面構造の電
   極を形成する工程と、からなることを特徴とする半導体
   素子の製造方法。 ３、前記開口部を形成した後、能動層表層部をリセスエ
   ッチングし、その後表層部を除去した能動層部分にＴ字
   形断面構造の電極を形成することを特徴とする特許請求
   の範囲第１項または第２項記載の半導体素子の製造方法
   。 ４、主面に能動層を有するＧａＡｓ基板の主面に絶縁膜
   を被着する工程と、前記ＧａＡｓ基板の主面にソース・
   ドレイン電極を形成する工程と、電子線リソグラフィ技
   術によってゲートとなる領域の前記絶縁膜を除去して開
   口部を形成する工程と、前記電子線レジスト膜をマスク
   として前記絶縁膜の一部または全てを異方性ドライエッ
   チングする工程と、前記電子線レジスト膜の表層部を等
   方性ドライエッチングによって除去する工程と、異方性
   ドライエッチングによって前記絶縁膜の一部をエッチン
   グした場合残留する絶縁膜部分を異方性ドライエッチン
   グで除去する工程と、電界効果トランジスタの特性補正
   のために前記能動層の表層部をリセスエッチングする工
   程と、リフトオフ法によってゲート電極を形成する工程
   とによってトランジスタを形成することを特徴とする半
   導体素子の製造方法。