JPH0225937A - Ｃｐｕ暴走検出方式 - Google Patents
Ｃｐｕ暴走検出方式Info
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- JPH0225937A JPH0225937A JP63176309A JP17630988A JPH0225937A JP H0225937 A JPH0225937 A JP H0225937A JP 63176309 A JP63176309 A JP 63176309A JP 17630988 A JP17630988 A JP 17630988A JP H0225937 A JPH0225937 A JP H0225937A
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- 238000004364 calculation method Methods 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 3
- 239000013256 coordination polymer Substances 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011022 operating instruction Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、ＣＰＵの暴走検出方式に関し、ＲＯＭとパリ
ティ算出部間のパスラインへのノイズの侵入をなくし、
暴走検出を確実にできることを目的とし、 命令又はデータをフェッチする機能を有するＣＰＵと、
命令又はデータを格納し前記ＣＰＵによりアドレスされ
た命令又はデータをＣＰＵに与えるＲＯＭと、前記ＲＯ
Ｍに内蔵され、ＲＯＭが認識した入力アドレスとこれに
対応する出力データ又は命令とを合計してパリティを出
力するパリティ算出部とを備え、前記パリティ算出部か
らの合計パリティと前記ＣＰＵが内部的に発生したパリ
ティとを比較して暴走を検出するよう構成したものであ
る。
ティ算出部間のパスラインへのノイズの侵入をなくし、
暴走検出を確実にできることを目的とし、 命令又はデータをフェッチする機能を有するＣＰＵと、
命令又はデータを格納し前記ＣＰＵによりアドレスされ
た命令又はデータをＣＰＵに与えるＲＯＭと、前記ＲＯ
Ｍに内蔵され、ＲＯＭが認識した入力アドレスとこれに
対応する出力データ又は命令とを合計してパリティを出
力するパリティ算出部とを備え、前記パリティ算出部か
らの合計パリティと前記ＣＰＵが内部的に発生したパリ
ティとを比較して暴走を検出するよう構成したものであ
る。
本発明は、ＣＰＵ （中央処理装置）の暴走検出方式に
関する。
関する。
マイクロコンピュータを内蔵した装置において、これを
長時間連続動作させる場合、ＣＰＵのバス上に侵入した
ノイズによりＣＰＵが暴走するのを未然に防止できるこ
とが要求される。
長時間連続動作させる場合、ＣＰＵのバス上に侵入した
ノイズによりＣＰＵが暴走するのを未然に防止できるこ
とが要求される。
第２図は、従来のＣＰＵ暴走検出方式の構成図である。
図において、１はＣＰＵ、２はパリティ算出部、３はＲ
ＯＭで、これらは別々に構成されている。
ＯＭで、これらは別々に構成されている。
ｃｐｕｉとパリティ算出部２間は、アドレスバス４とデ
ータバス５により接続され、また、パリティ算出部２と
ＲＯＭ３間はアドレスバス６及びデータバス７により接
続されている。
ータバス５により接続され、また、パリティ算出部２と
ＲＯＭ３間はアドレスバス６及びデータバス７により接
続されている。
上記のように構成された従来のＣＰＵ暴走検出方式にお
いて、ＣＰＵＩによりアドレスされたインストラクショ
ン又はデータをＲＯＭ３からＣＰＵ１に与えるために、
それらをラッチ回路に取り込む、即ち、ＣＰＵＩが命令
又はデータをフェッチする時は、ＣＰＵ １からアドレ
スバス４を通してパリティ算出部２に出力されたアドレ
スの“１゛の数と、アドレスバス６を通してアドレスさ
れることによりＲＯＭ３からデータバス７を通してパリ
ティ算出部２に出力されたデータ又は命令の“１ ＋＋
の数とをパリティ算出部２で合計し、この合計パリティ
の算出結果と、ｃｐｕｉが内部的に発生したパリティ、
即ち、出力アドレスとフェッチしたデータ又は命令の合
計パリティとを比較し、不一致ならばｃｐｕｉからエラ
ー信号を出力して、これをＣＰＵＩのリセット端子に戻
すことで自己復旧させ、又は外部的にフェッチエラーを
表示することでＣＰＵＩの暴走を検出するようにしてい
た。
いて、ＣＰＵＩによりアドレスされたインストラクショ
ン又はデータをＲＯＭ３からＣＰＵ１に与えるために、
それらをラッチ回路に取り込む、即ち、ＣＰＵＩが命令
又はデータをフェッチする時は、ＣＰＵ １からアドレ
スバス４を通してパリティ算出部２に出力されたアドレ
スの“１゛の数と、アドレスバス６を通してアドレスさ
れることによりＲＯＭ３からデータバス７を通してパリ
ティ算出部２に出力されたデータ又は命令の“１ ＋＋
の数とをパリティ算出部２で合計し、この合計パリティ
の算出結果と、ｃｐｕｉが内部的に発生したパリティ、
即ち、出力アドレスとフェッチしたデータ又は命令の合
計パリティとを比較し、不一致ならばｃｐｕｉからエラ
ー信号を出力して、これをＣＰＵＩのリセット端子に戻
すことで自己復旧させ、又は外部的にフェッチエラーを
表示することでＣＰＵＩの暴走を検出するようにしてい
た。
上述のような従来のＣＰＵの暴走検出方式では、ＣＰＵ
１．パリティ算出部２及びＲＯＭ３は別々に構成されて
いるため、これら王者間を接続するアドレスバス及びデ
ータバスの長さが相当に長くなり、これに伴ってバス上
にノイズが侵入され易くなる。この場合、パリティ算出
部２がｃｐｕｔとＲＯＭ３間のバス上に設けられている
ため、ＣＰｕｔとパリティ算出部２間を接続するアドレ
スバス４又はデータバス５上にノイズが侵入した時のＣ
ＰＵＩの暴走検出は可能であるが、パリティ算出部２と
ＲＯＭ３間を接続するアドレスバス６又はデータバス７
上にノイズが侵入しても、これによるＣＰＵＩの暴走検
出は不可能である。
１．パリティ算出部２及びＲＯＭ３は別々に構成されて
いるため、これら王者間を接続するアドレスバス及びデ
ータバスの長さが相当に長くなり、これに伴ってバス上
にノイズが侵入され易くなる。この場合、パリティ算出
部２がｃｐｕｔとＲＯＭ３間のバス上に設けられている
ため、ＣＰｕｔとパリティ算出部２間を接続するアドレ
スバス４又はデータバス５上にノイズが侵入した時のＣ
ＰＵＩの暴走検出は可能であるが、パリティ算出部２と
ＲＯＭ３間を接続するアドレスバス６又はデータバス７
上にノイズが侵入しても、これによるＣＰＵＩの暴走検
出は不可能である。
例えば、パリティ算出部２からＲＯＭ３へのアドレスバ
ス６上にノイズが侵入することにより、ＲＯＭ３へのア
ドレスの“°ｌ°′の数がＣＰＵＩがパリティ算出部２
へ出力したアドレスのｌｌ ｌ”′の数より減少した場
合、これを認識したＲＯＭ３は、ノイズが侵入しない時
と異なるデータ又は命令を出力することになるが、この
時、出力データの“ｌ“の数がノイズが侵入しない時と
同一の数であるとすると、ＣＰＵＩがアドレスした希望
するデータ又は命令と異なるにも拘らず、パリティ算出
部２の合計パリティと、ＣＰＵが内部的に発生したパリ
ティ（出力されたアドレスとフェッチしたデータの合計
パリティ）とが一致し、その結果、暴走がないと判断さ
れてしまい、ＣＰＵＩの暴走検出が不能になる問題があ
った。
ス６上にノイズが侵入することにより、ＲＯＭ３へのア
ドレスの“°ｌ°′の数がＣＰＵＩがパリティ算出部２
へ出力したアドレスのｌｌ ｌ”′の数より減少した場
合、これを認識したＲＯＭ３は、ノイズが侵入しない時
と異なるデータ又は命令を出力することになるが、この
時、出力データの“ｌ“の数がノイズが侵入しない時と
同一の数であるとすると、ＣＰＵＩがアドレスした希望
するデータ又は命令と異なるにも拘らず、パリティ算出
部２の合計パリティと、ＣＰＵが内部的に発生したパリ
ティ（出力されたアドレスとフェッチしたデータの合計
パリティ）とが一致し、その結果、暴走がないと判断さ
れてしまい、ＣＰＵＩの暴走検出が不能になる問題があ
った。
本発明は上述の問題を解決するためになされたもので、
ＲＯＭとパリティ算出部間のパスライン上へのノイズの
侵入をな（し、暴走検出を確実にできるＣＰＵの暴走検
出方式を提供することを目的とする。
ＲＯＭとパリティ算出部間のパスライン上へのノイズの
侵入をな（し、暴走検出を確実にできるＣＰＵの暴走検
出方式を提供することを目的とする。
〔課題を解決するための手段］
本発明に係るＣＰＵの暴走検出方式は、命令又はデータ
をフェッチする機能を有するＣＰＵｌ０と、命令又はデ
ータを格納し前記ＣＰＵｌ０によりアドレスされた命令
又はデータをＣＰＵｌ０に与えるＲＯＭ１ｌと、前記Ｒ
ＯＭ１１に内蔵され、ＲＯＭＩＩが認識した入力アドレ
スとこれに対応する出力データ又は命令とを合計してパ
リティを出力するパリティ算出部１２とを備え、前記パ
リティ算出部１２からの合計パリティと前記ＣＰＵ１０
が内部的に発生したパリティとを比較して暴走を検出す
るようにしたものである。
をフェッチする機能を有するＣＰＵｌ０と、命令又はデ
ータを格納し前記ＣＰＵｌ０によりアドレスされた命令
又はデータをＣＰＵｌ０に与えるＲＯＭ１ｌと、前記Ｒ
ＯＭ１１に内蔵され、ＲＯＭＩＩが認識した入力アドレ
スとこれに対応する出力データ又は命令とを合計してパ
リティを出力するパリティ算出部１２とを備え、前記パ
リティ算出部１２からの合計パリティと前記ＣＰＵ１０
が内部的に発生したパリティとを比較して暴走を検出す
るようにしたものである。
パリティ算出部がＲＯＭに内蔵されるから、ＲＯＭとパ
リティ算出部間を結ぶアドレスバス及びデータバスにノ
イズが侵入しなくなり、ＣＰＵのノイズによる暴走検出
が確実になる。
リティ算出部間を結ぶアドレスバス及びデータバスにノ
イズが侵入しなくなり、ＣＰＵのノイズによる暴走検出
が確実になる。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は、本発明によるＣＰＵの暴走検出方式の構成図
である。
である。
図において、１０は入出力装置などを制御、管理し、与
えられた仕事を実行するＣＰＵ （中央処理装置）、１
１はＣＰＵｌ０の個々の動作命令、その他のデータを格
納するＲＯＭで、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ
、ＥｚＰＲＯＭから成り、ＣＰＵｌ０と別に構成されて
いる。
えられた仕事を実行するＣＰＵ （中央処理装置）、１
１はＣＰＵｌ０の個々の動作命令、その他のデータを格
納するＲＯＭで、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ
、ＥｚＰＲＯＭから成り、ＣＰＵｌ０と別に構成されて
いる。
前記ＲＯＭＩＩは、アドレスとデータを合計したパリテ
ィを出力するパリティ算出部１２を有し、このパリティ
算出部１２はＲＯＭＩＩと同一のチップ上に形成され、
そして両者間は同一チップ上に形成したアドレス用内部
バス１３とデータ用内部バス１４により接続されている
。また、パリティ算出部１２とＣＰＵｌ０間は、外部バ
スに相当するアドレスバス１５及びデータバス１６によ
り接続されている。
ィを出力するパリティ算出部１２を有し、このパリティ
算出部１２はＲＯＭＩＩと同一のチップ上に形成され、
そして両者間は同一チップ上に形成したアドレス用内部
バス１３とデータ用内部バス１４により接続されている
。また、パリティ算出部１２とＣＰＵｌ０間は、外部バ
スに相当するアドレスバス１５及びデータバス１６によ
り接続されている。
次に、上記のように構成された本実施例の動作について
説明する。
説明する。
ＣＰＵｌ０の一般的な命令フェッチ動作は、まず、ＣＰ
Ｕｌ０からアドレスを出力し、これによりアドレスされ
た命令又はデータをＲＯＭ１２からＣＰＵｌ０に与える
ためにラッチ回路に取り込む。そして与えられた命令又
はデータをＣＰＵが実行又は処理する。
Ｕｌ０からアドレスを出力し、これによりアドレスされ
た命令又はデータをＲＯＭ１２からＣＰＵｌ０に与える
ためにラッチ回路に取り込む。そして与えられた命令又
はデータをＣＰＵが実行又は処理する。
このようにＣＰＵｌ０が命令又はデータをフェッチする
時、ＣＰＵＩ Ｏからアドレスバス１５を通してパリテ
ィ算出部１２に出力されたアドレスの°“１°”の数と
、パリティ算出部１２及びアドレス用内部バス１３を通
してアドレスされることによりＲＯＭＩＩからデータ用
内部バス１４を通してパリティ算出部２に取り込まれた
データ又は命令のＩＩ Ｉ ＩＩの数とをパリティ算出
部１２に合計し、この合計パリティ結果を出力線１２ａ
から出力する。
時、ＣＰＵＩ Ｏからアドレスバス１５を通してパリテ
ィ算出部１２に出力されたアドレスの°“１°”の数と
、パリティ算出部１２及びアドレス用内部バス１３を通
してアドレスされることによりＲＯＭＩＩからデータ用
内部バス１４を通してパリティ算出部２に取り込まれた
データ又は命令のＩＩ Ｉ ＩＩの数とをパリティ算出
部１２に合計し、この合計パリティ結果を出力線１２ａ
から出力する。
一方、ＲＯＭＩＩが認識したアドレスに対応する出力デ
ータ又は命令は外部のデータバス１６を通してｃｐｕｉ
ｏに取り込まれる。これに伴い、ＣＰＵｌ０では内部的
に発生したパリティ、即ち、ＣＰＵｌ０自身が出力した
アドレスの“１′の数と、フェッチしたデータ又は命令
の“１”の数との合計のパリティ結果を出力線１０ａか
ら出力する。
ータ又は命令は外部のデータバス１６を通してｃｐｕｉ
ｏに取り込まれる。これに伴い、ＣＰＵｌ０では内部的
に発生したパリティ、即ち、ＣＰＵｌ０自身が出力した
アドレスの“１′の数と、フェッチしたデータ又は命令
の“１”の数との合計のパリティ結果を出力線１０ａか
ら出力する。
即ち、前記両合計パリティ結果を比較した結果、不一致
と判定されたならば、出力線１０ａにエラー信号を出力
する。このエラー信号は、そのままＣＰＵｌ０のリセッ
ト端子ｔａｂに戻すことで、ＣＰＵｌ０を自己復旧させ
る。そして、フェッチエラーとして表示させる。
と判定されたならば、出力線１０ａにエラー信号を出力
する。このエラー信号は、そのままＣＰＵｌ０のリセッ
ト端子ｔａｂに戻すことで、ＣＰＵｌ０を自己復旧させ
る。そして、フェッチエラーとして表示させる。
上述のような本実施例にあっては、ＲＯＭ１１に対する
入力アドレスの“′１°°の数と出力データの“１１＋
の数とを合計してパリティを出力するパリティ算出部工
２をＲＯＭＩＩを構成する同一チップ上に設け、さらに
両者を結ぶアドレスバス１３及びデータバス１４も同一
チップ上に形成したものであるから、アドレスバス１３
及びデータバス１４の長さが短くなると共に、これらバ
ス上へのノイズの侵入は皆無となり、これに伴い従来の
ようにＲＯＭとパリティ算出部間のバスにノイズが侵入
してもＣＰＵの暴走が検出できないという問題を解決で
きる。また、ｃｐｕｉｏとパリティ算出部１２間を結ぶ
パスラインにノイズが侵入した時のＣＰＵｌ０の暴走は
従来と同様に検出するこおが可能である。
入力アドレスの“′１°°の数と出力データの“１１＋
の数とを合計してパリティを出力するパリティ算出部工
２をＲＯＭＩＩを構成する同一チップ上に設け、さらに
両者を結ぶアドレスバス１３及びデータバス１４も同一
チップ上に形成したものであるから、アドレスバス１３
及びデータバス１４の長さが短くなると共に、これらバ
ス上へのノイズの侵入は皆無となり、これに伴い従来の
ようにＲＯＭとパリティ算出部間のバスにノイズが侵入
してもＣＰＵの暴走が検出できないという問題を解決で
きる。また、ｃｐｕｉｏとパリティ算出部１２間を結ぶ
パスラインにノイズが侵入した時のＣＰＵｌ０の暴走は
従来と同様に検出するこおが可能である。
なお、本発明におけるパリティの出し方は自由であり、
ＲＯＭの製造コストとの兼ね合いで、その都度計算して
もよいが（この場合数十ゲートの追加で可能）、ＲＯＭ
内容の破壊まで検出しようとする場合は、１バイトにつ
き１ビツトのパリティビットがプログラムできるように
しておけば良い。
ＲＯＭの製造コストとの兼ね合いで、その都度計算して
もよいが（この場合数十ゲートの追加で可能）、ＲＯＭ
内容の破壊まで検出しようとする場合は、１バイトにつ
き１ビツトのパリティビットがプログラムできるように
しておけば良い。
〔発明の効果］
以上のように、本発明によれば、ＲＯＭが認識した入力
アドレスとこれに対応する出力データとを合計してパリ
ティを出力するパリティ算出部をＲＯＭに内蔵したＬＳ
Ｉ構成にしたので、ＲＯＭとパリティ算出部間のパスラ
イン上へのノイズ侵入を防止できると共に、特別なハー
ド部を付加することなくＣＰＵのノイズ侵入による暴走
検出が確実になる効果がある。
アドレスとこれに対応する出力データとを合計してパリ
ティを出力するパリティ算出部をＲＯＭに内蔵したＬＳ
Ｉ構成にしたので、ＲＯＭとパリティ算出部間のパスラ
イン上へのノイズ侵入を防止できると共に、特別なハー
ド部を付加することなくＣＰＵのノイズ侵入による暴走
検出が確実になる効果がある。
はアドレス用内部バス、
はデータ用内部バス、
は外部用のアドレスバス、
は外部用のデータバスである。
第１図は本発明によるＣＰＵの暴走検出方式の実施例を
示す構成図である。 第２図は従来のＣＰＵ暴走検出方式の構成図である。 図において、 ＩＯはＣＰＵ、 ｌｌはＲＯＭ。 １２はパリティ算出部、
示す構成図である。 第２図は従来のＣＰＵ暴走検出方式の構成図である。 図において、 ＩＯはＣＰＵ、 ｌｌはＲＯＭ。 １２はパリティ算出部、
Claims (1)
- （１）命令又はデータをフェッチする機能を有するＣＰ
Ｕ（１０）と、 命令又はデータを格納し前記ＣＰＵ（１０）によりアド
レスされた命令又はデータをＣＰＵ（１０）に与えるＲ
ＯＭ（１１）と、 前記ＲＯＭ（１１）に内蔵され、ＲＯＭ（１１）が認識
した入力アドレスとこれに対応する出力データ又は命令
とを合計してパリテイを出力するパリテイ算出部（１２
）とを備え、 前記パリテイ算出部（１２）からの合計パリテイと前記
ＣＰＵ（１０）が内部的に発生したパリテイとを比較し
て暴走を検出するようにしたことを特徴とするＣＰＵの
暴走検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176309A JPH0225937A (ja) | 1988-07-14 | 1988-07-14 | Ｃｐｕ暴走検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176309A JPH0225937A (ja) | 1988-07-14 | 1988-07-14 | Ｃｐｕ暴走検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0225937A true JPH0225937A (ja) | 1990-01-29 |
Family
ID=16011333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176309A Pending JPH0225937A (ja) | 1988-07-14 | 1988-07-14 | Ｃｐｕ暴走検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0225937A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017099491A (ja) * | 2015-11-30 | 2017-06-08 | 京楽産業．株式会社 | 遊技機 |
| JP2017099493A (ja) * | 2015-11-30 | 2017-06-08 | 京楽産業．株式会社 | 遊技機 |
| JP2017099494A (ja) * | 2015-11-30 | 2017-06-08 | 京楽産業．株式会社 | 遊技機 |
| JP2017099497A (ja) * | 2015-11-30 | 2017-06-08 | 京楽産業．株式会社 | 遊技機 |
| JP2017099495A (ja) * | 2015-11-30 | 2017-06-08 | 京楽産業．株式会社 | 遊技機 |
| JP2017099492A (ja) * | 2015-11-30 | 2017-06-08 | 京楽産業．株式会社 | 遊技機 |
| JP2017099496A (ja) * | 2015-11-30 | 2017-06-08 | 京楽産業．株式会社 | 遊技機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637899A (en) * | 1979-09-04 | 1981-04-11 | Fujitsu Ltd | Memory malfunction detection system |
-
1988
- 1988-07-14 JP JP63176309A patent/JPH0225937A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637899A (en) * | 1979-09-04 | 1981-04-11 | Fujitsu Ltd | Memory malfunction detection system |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017099491A (ja) * | 2015-11-30 | 2017-06-08 | 京楽産業．株式会社 | 遊技機 |
| JP2017099493A (ja) * | 2015-11-30 | 2017-06-08 | 京楽産業．株式会社 | 遊技機 |
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| JP2017099495A (ja) * | 2015-11-30 | 2017-06-08 | 京楽産業．株式会社 | 遊技機 |
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| JP2017099496A (ja) * | 2015-11-30 | 2017-06-08 | 京楽産業．株式会社 | 遊技機 |
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