JPH0226049A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0226049A JPH0226049A JP17597288A JP17597288A JPH0226049A JP H0226049 A JPH0226049 A JP H0226049A JP 17597288 A JP17597288 A JP 17597288A JP 17597288 A JP17597288 A JP 17597288A JP H0226049 A JPH0226049 A JP H0226049A
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- semiconductor substrate
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、特にその際のコンタ
クト形成方法に関するものである。
クト形成方法に関するものである。
従来の技術
従来の超ＬＳＩ装置においては、集積度を増すためにコ
ンタクト窓の大きさが非常に小さくなり、配線・基板間
のコンタクト抵抗が高くなるという問題があった。コン
タクト抵抗が高い場合、半導体装置の特性が劣化したり
、故障に至ることがある。
ンタクト窓の大きさが非常に小さくなり、配線・基板間
のコンタクト抵抗が高くなるという問題があった。コン
タクト抵抗が高い場合、半導体装置の特性が劣化したり
、故障に至ることがある。
一方、コンタクトの微細化が進むと、コンタクト部分で
の配線の段差被覆性が劣化するという問題がある。この
問題を解決するための方法として、コンタクト内にＷな
どの導電物を埋め込む方法などが提案されている。
の配線の段差被覆性が劣化するという問題がある。この
問題を解決するための方法として、コンタクト内にＷな
どの導電物を埋め込む方法などが提案されている。
初めに、従来技術の一例として、コンタクト窓内に導電
物を埋め込む方法を採用したコンタクト形成方法につい
て、第２図（ａ）〜（ｄ）を参照して詳細に説明する。
物を埋め込む方法を採用したコンタクト形成方法につい
て、第２図（ａ）〜（ｄ）を参照して詳細に説明する。
第２図は眉間絶縁膜形成工程からＡｎ配線形成工程まで
の断面図であり、簡明化のため、配線−シリコン基板コ
ンタクト部分のみを示す。
の断面図であり、簡明化のため、配線−シリコン基板コ
ンタクト部分のみを示す。
第２図（ａ）に示すように、まず、ｐ型シリコン基板１
の上に形成されたＭＯ５型トランジスタなどの回路素子
（図示せず）やｎ型拡散層２を覆うように眉間絶縁膜と
しての酸化ケイ素膜３を形成する１次に、第２図（ｂ）
に示すように、ホトレジスト４をマスクとして、ｎ型拡
散層２の上の酸化ケイ素膜３をエツチングすることによ
り、コンタクト窓５を形成する。この後、第２図（ｃ）
に示すように、ホトレジスト４を除去した後、コンタク
ト窓５内のシリコン基板１のｎ型拡散層２の上にＷ膜７
を成長する。このとき、Ｗ膜７の表面と酸化ケイ素膜３
の表面の高さがほぼ一致する程度にＷ膜７の成長を行う
。Ｗ膜７の選択成員には、たとえばＷＦ、、Ｈ，混合ガ
スを用い、温度は３００℃前後で実施される。最後に、
第２図（ｄ）に示すように、Ａｕ配、＆！８を形成して
完成する。
の上に形成されたＭＯ５型トランジスタなどの回路素子
（図示せず）やｎ型拡散層２を覆うように眉間絶縁膜と
しての酸化ケイ素膜３を形成する１次に、第２図（ｂ）
に示すように、ホトレジスト４をマスクとして、ｎ型拡
散層２の上の酸化ケイ素膜３をエツチングすることによ
り、コンタクト窓５を形成する。この後、第２図（ｃ）
に示すように、ホトレジスト４を除去した後、コンタク
ト窓５内のシリコン基板１のｎ型拡散層２の上にＷ膜７
を成長する。このとき、Ｗ膜７の表面と酸化ケイ素膜３
の表面の高さがほぼ一致する程度にＷ膜７の成長を行う
。Ｗ膜７の選択成員には、たとえばＷＦ、、Ｈ，混合ガ
スを用い、温度は３００℃前後で実施される。最後に、
第２図（ｄ）に示すように、Ａｕ配、＆！８を形成して
完成する。
発明が解決しようとする課題
このようにして行われる半導体装置の製造方法において
は、Ｗ膜７とｎ型拡散層２の接触面積が小さく、コンタ
クト抵抗が高くなるという問題がある。たとえば、ｎ型
拡散層２の表面リン濃度がＩ ＸＩＯ２１１ａｍ−’、
コンタクト窓５の大きさが１×１μｍ２の場合、コンタ
クト抵抗は約７００となる。
は、Ｗ膜７とｎ型拡散層２の接触面積が小さく、コンタ
クト抵抗が高くなるという問題がある。たとえば、ｎ型
拡散層２の表面リン濃度がＩ ＸＩＯ２１１ａｍ−’、
コンタクト窓５の大きさが１×１μｍ２の場合、コンタ
クト抵抗は約７００となる。
そこで、コンタクト抵抗を極力小さくする必要のある回
路においては、コンタクト窓の面積を広げてコンタクト
抵抗の低減が図られるが、この場合、チップサイズが増
大するという欠点がある。
路においては、コンタクト窓の面積を広げてコンタクト
抵抗の低減が図られるが、この場合、チップサイズが増
大するという欠点がある。
本発明は上記問題を解決するもので、チップサイズを増
大することなく、電気抵抗の低いコンタクトが得られる
半導体装置の製造方法を提供することを目的とするもの
である。
大することなく、電気抵抗の低いコンタクトが得られる
半導体装置の製造方法を提供することを目的とするもの
である。
課題を解決するための手段
上記問題を解決するために本発明は、コンタクト窓内の
半導体基板をエツチングすることによって半導体基板に
この半導体基板に形成した拡散層を貫通して溝を堀り、
３の溝内部の半導体基板に前記拡散層と同導電型の拡散
層を形成した後、その溝内部に第１の導電層を埋め込み
、この第１の導電層上に第２の導電層を形成するもので
ある。
半導体基板をエツチングすることによって半導体基板に
この半導体基板に形成した拡散層を貫通して溝を堀り、
３の溝内部の半導体基板に前記拡散層と同導電型の拡散
層を形成した後、その溝内部に第１の導電層を埋め込み
、この第１の導電層上に第２の導電層を形成するもので
ある。
作用
上記構成により、半導体基板の拡散層と第１の導電層の
接触面積が増大するため、コンタクト抵抗を低減させる
ことができる。
接触面積が増大するため、コンタクト抵抗を低減させる
ことができる。
実施例
以下本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例の半導体装置の製造方法の工
程断面図であり、これを用いて説明する。
程断面図であり、これを用いて説明する。
なお、簡明化のため配線・基板間のコンタクト部分のみ
を示す。
を示す。
第１図（ａ）に示すように、まず、Ｐ型シリコン基板１
の上に形成されたＭＯ８型トランジスタなどの回路素子
（図示せず）やｎ型拡散層２を覆う”ように層間絶縁膜
としての酸化ケイ素膜３を形成する０次に、第１図（ｂ
）に示すように、ホトレジスト４をエツチングマスクと
して、酸化ケイ素膜３をドライエツチングする。このと
き、たとえば、エツチングガスとしてＣＨＦ□／ ０２
混合ガスを用いる。引き続き、ホトレジスト４をエツチ
ングマスクとして、シリコン基板１をエツチングするこ
とによって溝であるコンタクト窓５を形成する。シリコ
ン基板１のエツチングガスとしてたとえばＳ Ｆ、／Ｃ
ＣＬ混合ガスが用いられる。この後、第１図（ｃ）に示
すように、ホトレジスト４を０２プラズマによって除去
した後、たとえば、ＰＨ３１０□混合ガス中で熱処理を
ほどこすことによって、コンタクト窓５内のシリコン基
板１にｎ型拡散層６を形成する０次に、第１図（ｄ）に
示すようにコンタクト窓５内に第１の導電層としてのＷ
ａｌｌ７を選択成長する。このとき、Ｗ膜７の表面と酸
化ケイ素膜３の表面の高さがほぼ一致する程度にＷ膜７
の成長を行う、Ｗ膜７の選択成長には、たとえば、ＷＦ
、／Ｈ，混合ガスを用いて、温度３００℃前後で実施す
る。最後に、第１図（、）に示すように第２の導電層と
してのＡｕ配線８を形成して完成する。
の上に形成されたＭＯ８型トランジスタなどの回路素子
（図示せず）やｎ型拡散層２を覆う”ように層間絶縁膜
としての酸化ケイ素膜３を形成する０次に、第１図（ｂ
）に示すように、ホトレジスト４をエツチングマスクと
して、酸化ケイ素膜３をドライエツチングする。このと
き、たとえば、エツチングガスとしてＣＨＦ□／ ０２
混合ガスを用いる。引き続き、ホトレジスト４をエツチ
ングマスクとして、シリコン基板１をエツチングするこ
とによって溝であるコンタクト窓５を形成する。シリコ
ン基板１のエツチングガスとしてたとえばＳ Ｆ、／Ｃ
ＣＬ混合ガスが用いられる。この後、第１図（ｃ）に示
すように、ホトレジスト４を０２プラズマによって除去
した後、たとえば、ＰＨ３１０□混合ガス中で熱処理を
ほどこすことによって、コンタクト窓５内のシリコン基
板１にｎ型拡散層６を形成する０次に、第１図（ｄ）に
示すようにコンタクト窓５内に第１の導電層としてのＷ
ａｌｌ７を選択成長する。このとき、Ｗ膜７の表面と酸
化ケイ素膜３の表面の高さがほぼ一致する程度にＷ膜７
の成長を行う、Ｗ膜７の選択成長には、たとえば、ＷＦ
、／Ｈ，混合ガスを用いて、温度３００℃前後で実施す
る。最後に、第１図（、）に示すように第２の導電層と
してのＡｕ配線８を形成して完成する。
上記構成によると、コンタクト部分におけるＷ膜７とｎ
型拡散層２および６の接触面積が従来方法による場合よ
りも明らかに増大するため、コンタクト抵抗は確実に減
少する。たとえば、溝の深さが１μｍの場合、接触面積
は従来の１μｍ２がら５μｍ２となり、コンタクト抵抗
は従来の約１７５となる。
型拡散層２および６の接触面積が従来方法による場合よ
りも明らかに増大するため、コンタクト抵抗は確実に減
少する。たとえば、溝の深さが１μｍの場合、接触面積
は従来の１μｍ２がら５μｍ２となり、コンタクト抵抗
は従来の約１７５となる。
なお、第１の導電層としてＷａｌｌあるいはＭｏ膜が使
用可能であり、第２の導電層としてＡｆＬ。
用可能であり、第２の導電層としてＡｆＬ。
Ａ２合金もしくはＣｕ、Ｃｕ合金などの配線を使用でき
る。
る。
発明の効果
以上のように、本発明によれば、チップサイズを増大す
ることなく、コンタクト抵抗の低減が図られる。
ることなく、コンタクト抵抗の低減が図られる。
第１図（ａ）〜（ｅ）は本発明の一実施例の製造工程を
示す断面図、第２図（ａ）〜（ｄ）は従来の製造工程を
示す断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型拡散層、３・
・・酸化ケイ素膜、５・・・コンタクト窓（ｉｌｌ）
、 ６・・・ｎ型拡散層、７・・・Ｗ膜（第１の導電層
）、８・・・ＡＭ配線（第２の導電層）。 代理人 森 本 義 弘
示す断面図、第２図（ａ）〜（ｄ）は従来の製造工程を
示す断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型拡散層、３・
・・酸化ケイ素膜、５・・・コンタクト窓（ｉｌｌ）
、 ６・・・ｎ型拡散層、７・・・Ｗ膜（第１の導電層
）、８・・・ＡＭ配線（第２の導電層）。 代理人 森 本 義 弘
Claims (1)
- １、半導体基板にこの半導体基板に形成した拡散層を貫
通して溝を掘る工程と、この溝内部の半導体基板に前記
半導体の拡散層と同導電型の拡散層を形成する工程と、
前記溝内のみに第１の導電層を選択的に成長する工程と
、この第１の導電層上に第２の導電層を形成する工程を
備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17597288A JPH0226049A (ja) | 1988-07-14 | 1988-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17597288A JPH0226049A (ja) | 1988-07-14 | 1988-07-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0226049A true JPH0226049A (ja) | 1990-01-29 |
Family
ID=16005464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17597288A Pending JPH0226049A (ja) | 1988-07-14 | 1988-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0226049A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115245A (ja) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6161441A (ja) * | 1984-09-03 | 1986-03-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61204950A (ja) * | 1985-03-08 | 1986-09-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62299049A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1988
- 1988-07-14 JP JP17597288A patent/JPH0226049A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115245A (ja) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6161441A (ja) * | 1984-09-03 | 1986-03-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61204950A (ja) * | 1985-03-08 | 1986-09-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62299049A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electronics Corp | 半導体装置の製造方法 |
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