JPH0227727A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0227727A JPH0227727A JP63177910A JP17791088A JPH0227727A JP H0227727 A JPH0227727 A JP H0227727A JP 63177910 A JP63177910 A JP 63177910A JP 17791088 A JP17791088 A JP 17791088A JP H0227727 A JPH0227727 A JP H0227727A
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野１
本発明は、半導体装置の構造、詳しくは配線の構造に関
する。 〔従来の技術１ 従来の半導体装置、特にＩＭビット以上の集積度を持つ
ＳＲＡＭでは１日立評論ＶＯＬ、７ＯＮｏ、１ （１９
８８−２）のＩＭビットスタティックＲＡＭ ＨＭ６
２８１２８で紹介されているように３層の多結晶シリコ
ン構造が用いられている。第１．２層はポリサイド（多
結晶シリコンとシリサイドの積層構造）であり、第１層
はゲート電極、ワード線、配線、第２層は二重ワード線
、セルＧＮＤ配線、配線、第３層は高抵抗負荷用である
。
する。 〔従来の技術１ 従来の半導体装置、特にＩＭビット以上の集積度を持つ
ＳＲＡＭでは１日立評論ＶＯＬ、７ＯＮｏ、１ （１９
８８−２）のＩＭビットスタティックＲＡＭ ＨＭ６
２８１２８で紹介されているように３層の多結晶シリコ
ン構造が用いられている。第１．２層はポリサイド（多
結晶シリコンとシリサイドの積層構造）であり、第１層
はゲート電極、ワード線、配線、第２層は二重ワード線
、セルＧＮＤ配線、配線、第３層は高抵抗負荷用である
。
しかしながら、前述の従来技術では、大きな課題が残さ
れている。それは第２層のポリサイドの材料選択である
。第２層のポリサイドは、配線材料として低抵抗が望ま
れ、且つ多層構造の平坦性から薄膜化が望まれる。低抵
抗材料として注目されているのはチタンシリサイドであ
るが、このチタンシリサイドはフッ酸に溶解し易く、チ
タンシリサイド上に他の配線材料を形成するときに、表
面の自然酸化膜の除去を目的としたフッ酸前洗浄ができ
ず接触不良を引き起こす、このような問題を解決しよう
として、例＾ばモリブデンシリサイドのような耐フッ酸
性のシリサイドを用いれば。 今度は低い抵抗をえるために膜厚を増やさなければなら
ず、これは先はど述べたように多層構造の面から好まし
くない６ そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、低抵抗を保ち、且つ、
フッ酸前洗浄にたいして安定な配線構造を有する半導体
装置を提供するところにある。 ［課題を解決するための手段１ 本発明の半導体装置は、下層が多結晶シリコン、上層が
チタンシリサイドからなる２層積層配線構造を有し゛、
前記上層のチタンシリサイドは。 その表面の一部に設けられた耐フッ酸性の高融点金属も
しくはそのシリサイドにより、他の配線材？４に接続さ
れていることを特徴とする。 ［実 施 例］ 以下１本発明の実施例を図面により詳細に説明する。第
１図（ａ）、（ｂ）は、本発明による半導体装置の断面
図であり、同図において、ｉｏｔはＰ形シリコン基板、
１０２は素子分離用酸化膜、１０３はゲート酸化膜、１
０４はゲート電極（多結晶シリコン１０４′とモリブデ
ンシリサイド１０４″の積層ポリサイド）、１０５は低
濃度ｎ型不純物拡散層、１０６は絶縁膜サイドウオール
、１０７は高濃度ｎ型不純物拡散層（ソース・ドレイン
）、１０８は第１の層間絶縁用酸化膜である。１０９は
第１の配線材料であり詳しくは、第１図（ｂ）に示した
ように、下層が５００−１０００人、ｎ型の不純物がド
ープされた多結晶シリコン１０９’、上層は、ｌ ００
０−２０００人のチタンシリサイド１０９″の２層積層
構造であり、表面の一部には、２００−１０００人のモ
リブデンシリサイド１０９′″が形成されている。この
第１の配線材料１０９は、前記第１の層間絶縁用酸化膜
１０８の一部に設けられた第１のコンタクトホール１１
０を介して前記ソース・ドレイン１０７に接続される。 ｔｔｉは高抵抗用多結晶シリコンであり、第２の眉間絶
縁用酸化膜１１２の一部に設けられた第２のコンタクト
ホール１１３を介して前記第１の配線材料１０９の表面
に設けられたモリブデンシリサイド１０９″″に接続さ
れる。１１４は第２の配線材料であり下層チタンナイト
ライド１１４’、上層Ａｌ １４−の積層構造であり、
第３の眉間絶縁用酸化膜１１５及び、前記第２の眉間絶
縁用酸化ｌｌ１ｌ１２の一部に連続して形成された第３
のコンタクトホール１１６を介して前記第１の配線材料
１０９の表面の一部に設けられたモリブデンシリサイド
１０９″″に接続され、また前記第３の眉間絶縁用酸化
膜１１５、前記第２の眉間絶縁用酸化膜１１２、及び前
記第１の層間絶縁用酸化膜１０８の一部に連続して形成
された第４のコンタクトホール１１７を介して前記ソー
ス、ドレイン１０７に接続される。 次に本発明の半導体装置の製造方法、特に第１の配線材
料１０９の形成方法について詳細に説明する。第１のコ
ンタクトホール１１０を形成した後、全面に化学的気相
成長法で６００−１０００人の多結晶シリコン１０９′
を形成する１次に全面に砒素あるいはリン等のｎ型不純
物をイオン注入し９００−１０００℃でアニールを行な
う、４ｏｏ−ｓｏｏ人のチタン、２００−８００人のモ
リブデンシリサイド１０９″′を連続スパッタ法で形成
した後、ハロゲンランプを用い７００−８００℃でアニ
ールを行なうことで、前記チタンは前記多結晶シリコン
１０９′の一部と反応し、チタンシリサイド１０９”を
形成する。その後、前記モリブデンシリサイド１０９−
の一部をエツチング除去する。 以上実施例に基ずき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない０例
λば耐フッ酸性物質はモリブデンシリサイド以外でもＭ
ｏ、Ｃｏ、Ｎｉ、ｗ、ｐｔなどの高融点金属、あるいは
そのシリサイドであってもよい。 ［発明の効果］ 以上述べたように、本発明に依れば、チタンシリサイド
層により低抵抗化が図れ、他の配線材料との接続は耐フ
ッ酸性のモリブデンシリサイドを介して行なうことがで
きるため、従来のような接触不良の問題は回遵できると
いう多大な効果を有する。
れている。それは第２層のポリサイドの材料選択である
。第２層のポリサイドは、配線材料として低抵抗が望ま
れ、且つ多層構造の平坦性から薄膜化が望まれる。低抵
抗材料として注目されているのはチタンシリサイドであ
るが、このチタンシリサイドはフッ酸に溶解し易く、チ
タンシリサイド上に他の配線材料を形成するときに、表
面の自然酸化膜の除去を目的としたフッ酸前洗浄ができ
ず接触不良を引き起こす、このような問題を解決しよう
として、例＾ばモリブデンシリサイドのような耐フッ酸
性のシリサイドを用いれば。 今度は低い抵抗をえるために膜厚を増やさなければなら
ず、これは先はど述べたように多層構造の面から好まし
くない６ そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、低抵抗を保ち、且つ、
フッ酸前洗浄にたいして安定な配線構造を有する半導体
装置を提供するところにある。 ［課題を解決するための手段１ 本発明の半導体装置は、下層が多結晶シリコン、上層が
チタンシリサイドからなる２層積層配線構造を有し゛、
前記上層のチタンシリサイドは。 その表面の一部に設けられた耐フッ酸性の高融点金属も
しくはそのシリサイドにより、他の配線材？４に接続さ
れていることを特徴とする。 ［実 施 例］ 以下１本発明の実施例を図面により詳細に説明する。第
１図（ａ）、（ｂ）は、本発明による半導体装置の断面
図であり、同図において、ｉｏｔはＰ形シリコン基板、
１０２は素子分離用酸化膜、１０３はゲート酸化膜、１
０４はゲート電極（多結晶シリコン１０４′とモリブデ
ンシリサイド１０４″の積層ポリサイド）、１０５は低
濃度ｎ型不純物拡散層、１０６は絶縁膜サイドウオール
、１０７は高濃度ｎ型不純物拡散層（ソース・ドレイン
）、１０８は第１の層間絶縁用酸化膜である。１０９は
第１の配線材料であり詳しくは、第１図（ｂ）に示した
ように、下層が５００−１０００人、ｎ型の不純物がド
ープされた多結晶シリコン１０９’、上層は、ｌ ００
０−２０００人のチタンシリサイド１０９″の２層積層
構造であり、表面の一部には、２００−１０００人のモ
リブデンシリサイド１０９′″が形成されている。この
第１の配線材料１０９は、前記第１の層間絶縁用酸化膜
１０８の一部に設けられた第１のコンタクトホール１１
０を介して前記ソース・ドレイン１０７に接続される。 ｔｔｉは高抵抗用多結晶シリコンであり、第２の眉間絶
縁用酸化膜１１２の一部に設けられた第２のコンタクト
ホール１１３を介して前記第１の配線材料１０９の表面
に設けられたモリブデンシリサイド１０９″″に接続さ
れる。１１４は第２の配線材料であり下層チタンナイト
ライド１１４’、上層Ａｌ １４−の積層構造であり、
第３の眉間絶縁用酸化膜１１５及び、前記第２の眉間絶
縁用酸化ｌｌ１ｌ１２の一部に連続して形成された第３
のコンタクトホール１１６を介して前記第１の配線材料
１０９の表面の一部に設けられたモリブデンシリサイド
１０９″″に接続され、また前記第３の眉間絶縁用酸化
膜１１５、前記第２の眉間絶縁用酸化膜１１２、及び前
記第１の層間絶縁用酸化膜１０８の一部に連続して形成
された第４のコンタクトホール１１７を介して前記ソー
ス、ドレイン１０７に接続される。 次に本発明の半導体装置の製造方法、特に第１の配線材
料１０９の形成方法について詳細に説明する。第１のコ
ンタクトホール１１０を形成した後、全面に化学的気相
成長法で６００−１０００人の多結晶シリコン１０９′
を形成する１次に全面に砒素あるいはリン等のｎ型不純
物をイオン注入し９００−１０００℃でアニールを行な
う、４ｏｏ−ｓｏｏ人のチタン、２００−８００人のモ
リブデンシリサイド１０９″′を連続スパッタ法で形成
した後、ハロゲンランプを用い７００−８００℃でアニ
ールを行なうことで、前記チタンは前記多結晶シリコン
１０９′の一部と反応し、チタンシリサイド１０９”を
形成する。その後、前記モリブデンシリサイド１０９−
の一部をエツチング除去する。 以上実施例に基ずき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない０例
λば耐フッ酸性物質はモリブデンシリサイド以外でもＭ
ｏ、Ｃｏ、Ｎｉ、ｗ、ｐｔなどの高融点金属、あるいは
そのシリサイドであってもよい。 ［発明の効果］ 以上述べたように、本発明に依れば、チタンシリサイド
層により低抵抗化が図れ、他の配線材料との接続は耐フ
ッ酸性のモリブデンシリサイドを介して行なうことがで
きるため、従来のような接触不良の問題は回遵できると
いう多大な効果を有する。
第１図（ａ）、（ｂ）
の構造を示す断面図。
は、
本発明の半導体装置
１０１ ・
１０２ ・
１０３ ・
１０４ ・
１０４′
１０４“
１０５ ・
１０６ ・
１０７ ・
１０８ ・
１０９ ・
・ｐ型シリコン基板
・素子分離用酸化膜
・ゲート酸化膜
・ゲート電極
・多結晶シリコン
・モリブデンシリサイド
・低濃度ｎ型不純物拡散層
・絶縁膜サイドウオール
・高濃度ｎ型不純物拡散層（ソー
ス・ドレイン）
・・第１の眉間絶縁用酸化膜
・・第１の配線材料
１０９′
１０９“
１０９”
１１０ ・
１１１ ・
１１２ ・
１ １ ３ ・
１１４ ・
１１４′
１１４〜
１１５ ・
１１６ ・
１１７ ・
・多結晶シリコン
・チタンシリサイド
・モリブデンシリサイド
・第１のコンタクトホール
・高抵抗用多結晶シリコン
・第２の層間絶縁用酸化膜
・第２のコンタクトホール
・第２の配線材料
・チタンナイトライド
・ＡＬ
・第３の眉間絶縁用酸化膜
・第３のコンタクトホール
・第４のコンタクトホール
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 上 柳 雅 誉（他１名）１（′浄書
（内容にズ更なし） 手続補正書 （方式） ％式％ １、事件の表示 昭和６３年 特許願 第１７７９１
０号２、発明の名称 半 導 体 装 置 （ａ） ＩＯ！ ◎１６３東京都新宿区西新宿２丁目４番１号（２３６）
セイコーエプソン株式会社代表取締役 中 村
恒 也 （ｂ） 第１図 連絡先 ｅ３４８−８５３１ 内線３００〜３０２ （内容に変更なし）
（内容にズ更なし） 手続補正書 （方式） ％式％ １、事件の表示 昭和６３年 特許願 第１７７９１
０号２、発明の名称 半 導 体 装 置 （ａ） ＩＯ！ ◎１６３東京都新宿区西新宿２丁目４番１号（２３６）
セイコーエプソン株式会社代表取締役 中 村
恒 也 （ｂ） 第１図 連絡先 ｅ３４８−８５３１ 内線３００〜３０２ （内容に変更なし）
Claims (1)
- 下層が多結晶シリコン、上層がチタンシリサイドからな
る２層積層配線構造を有し、前記上層のチタンシリサイ
ドは、その表面の一部に設けられた耐フッ酸性の高融点
金属もしくはそのシリサイドにより、他の配線材料に接
続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177910A JPH0227727A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177910A JPH0227727A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227727A true JPH0227727A (ja) | 1990-01-30 |
Family
ID=16039200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177910A Pending JPH0227727A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227727A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5059555A (en) * | 1990-08-20 | 1991-10-22 | National Semiconductor Corporation | Method to fabricate vertical fuse devices and Schottky diodes using thin sacrificial layer |
| US7312515B2 (en) | 2003-06-11 | 2007-12-25 | Ricoh Company, Ltd. | Semiconductor apparatus including a thin-metal-film resistor element and a method of manufacturing the same |
| US7358592B2 (en) | 2004-03-02 | 2008-04-15 | Ricoh Company, Ltd. | Semiconductor device |
-
1988
- 1988-07-15 JP JP63177910A patent/JPH0227727A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5059555A (en) * | 1990-08-20 | 1991-10-22 | National Semiconductor Corporation | Method to fabricate vertical fuse devices and Schottky diodes using thin sacrificial layer |
| US7312515B2 (en) | 2003-06-11 | 2007-12-25 | Ricoh Company, Ltd. | Semiconductor apparatus including a thin-metal-film resistor element and a method of manufacturing the same |
| US7718502B2 (en) | 2003-06-11 | 2010-05-18 | Ricoh Company, Ltd. | Semiconductor apparatus including a thin-metal-film resistor element and a method of manufacturing the same |
| US7358592B2 (en) | 2004-03-02 | 2008-04-15 | Ricoh Company, Ltd. | Semiconductor device |
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