JPH0227728A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0227728A JPH0227728A JP63177911A JP17791188A JPH0227728A JP H0227728 A JPH0227728 A JP H0227728A JP 63177911 A JP63177911 A JP 63177911A JP 17791188 A JP17791188 A JP 17791188A JP H0227728 A JPH0227728 A JP H0227728A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、半導体装置の構造、詳しくは配線の構造に関
する。
する。
［従来の技術］
従来の半導体装置、特にＬＭビット以上の集積度を持つ
ＳＲＡＭでは、日立評論ＶＯＬ、７ＯＮｏ、ｌ （１
９８８−２）のＬＭビットスタティックＲＡＭ ＨＭ
６２８１２８で紹介されているように３層の多結晶シリ
コン構造が用いら・れている、第１．２層はポリサイド
（多結晶シリコンとシリサイドの積層構造）であり、第
１層はゲート電極、ワード線、配線、第２層は二重ワー
ド線。
ＳＲＡＭでは、日立評論ＶＯＬ、７ＯＮｏ、ｌ （１
９８８−２）のＬＭビットスタティックＲＡＭ ＨＭ
６２８１２８で紹介されているように３層の多結晶シリ
コン構造が用いら・れている、第１．２層はポリサイド
（多結晶シリコンとシリサイドの積層構造）であり、第
１層はゲート電極、ワード線、配線、第２層は二重ワー
ド線。
セルＧＮＤ配線、配線、第３層は高抵抗負荷用である。
〔発明が解決しようとする課題］
しかしながら、前述の従来技術では、大きな課題が残さ
れている。それは第２層のポリサイドの材料選択である
。第２層のポリサイドは、配線材料として低抵抗が望ま
れ、且つ多層構造の平坦性から薄膜化が望まれる。低抵
抗材料として注目されているのはチタンシリサイドであ
るが、このチタンシリサイドはフッ酸に溶解し易く、チ
タンシリサイド上に他の配線材料を形成するときに１表
面の自然酸化膜の除去を目的としたフッ酸前洗浄ができ
ず接触不良を引き起こす、このような問題を解決しよう
として、例＾ばモリブデンシリサイドのような耐フッ酸
性のシリサイドを用いれば、今度は低い抵抗をえるため
に膜厚を増やさなければならず、これは先はど述べたよ
うに多層構造の面から好ましくない。
れている。それは第２層のポリサイドの材料選択である
。第２層のポリサイドは、配線材料として低抵抗が望ま
れ、且つ多層構造の平坦性から薄膜化が望まれる。低抵
抗材料として注目されているのはチタンシリサイドであ
るが、このチタンシリサイドはフッ酸に溶解し易く、チ
タンシリサイド上に他の配線材料を形成するときに１表
面の自然酸化膜の除去を目的としたフッ酸前洗浄ができ
ず接触不良を引き起こす、このような問題を解決しよう
として、例＾ばモリブデンシリサイドのような耐フッ酸
性のシリサイドを用いれば、今度は低い抵抗をえるため
に膜厚を増やさなければならず、これは先はど述べたよ
うに多層構造の面から好ましくない。
そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、低抵抗を保ち、且つ、
フッ酸前洗浄にたいして安定な配線構造を有する半導体
装置を提供するところにある。
ので、その目的とするところは、低抵抗を保ち、且つ、
フッ酸前洗浄にたいして安定な配線構造を有する半導体
装置を提供するところにある。
Ｌ課題を解決するための手段］
本発明の半導体装置は、下層多結晶シリコン上層耐フッ
酸性高融点金属もしくはそのシリサイドであり、前記下
層多結晶シリコンの側壁部には、チタンシリサイドが形
成されている事を特徴とする。
酸性高融点金属もしくはそのシリサイドであり、前記下
層多結晶シリコンの側壁部には、チタンシリサイドが形
成されている事を特徴とする。
側壁部のみにチタンシリサイド′が形成された多結晶シ
リコン配ＪｉＩ）ｌｌＩ造を有する事を特徴とする。
リコン配ＪｉＩ）ｌｌＩ造を有する事を特徴とする。
以下１本発明の実施例を図面により詳細に説明する。第
１図（ａ）、（ｂ）は、本発明による半導体装置の断面
図であり、同図において、１０１はＰ形シリコン基板、
１０２は素子分離用酸化膜、１０３はゲート酸化膜、１
０４はゲート電極（多結晶シリコン１０４′とモリブデ
ンシリサイド１０４”の積層ポリサイド）、１０５は低
濃度ｎ型不純物拡散層、１０６は絶縁膜サイドウオール
、１０７は高濃度ｎ型不純物拡散層（ソース・ドレイン
）、ｔＯＳは第１の層間絶縁用酸化膜である。１０９は
第１の配線材料であり詳しくは、第１図（ｂ）に示した
ように、下層がｉ ｏｏｏ−２０００人、ｎ型の不純物
がドープされた多結晶シリコン１０９′、上層が２００
−５００人のモリブデンシリサイド１０９″からなる２
層積層で、前記下層多結晶シリコンの側壁にはチタンシ
リサイド１０９′″が形成された構造であり、前記第１
の層Ｍ絶線層＃Ｉと禮１０８の一部ｌご設けられた第１
のコンタクトホールＩＬＯを介して前記ソース・ドレイ
ン１０７に接続される。１１１は高抵抗用多結晶シリコ
ンであり、第２の眉間絶縁用酸化膜１１２の一部に設け
られた第２のフンタクトホール１１３を介して前記第１
の配線材料１０９に接続される。１１４は第２の配線材
料であり下層チタンナイトライド１１４′、上層Ａｌ１
４″の積層構造であり、第３の眉間絶縁用酸化膜１１５
及び、前記第２の眉間絶縁用酸化Ｍ１１２の一部に連続
して形成された第３のコンタクトホール１１６を介して
前記第１の配線材料１０９に接続され、また前記第３の
眉間絶縁用酸化膜１１５、前記第２の眉間絶縁用酸化膜
１１２、及び前記第３の層間絶縁用酸化［１１１５の一
部に連続して形成された第４のコンタクトホール１１７
を介して前記ソース、ドレイン１０７に接続される。
１図（ａ）、（ｂ）は、本発明による半導体装置の断面
図であり、同図において、１０１はＰ形シリコン基板、
１０２は素子分離用酸化膜、１０３はゲート酸化膜、１
０４はゲート電極（多結晶シリコン１０４′とモリブデ
ンシリサイド１０４”の積層ポリサイド）、１０５は低
濃度ｎ型不純物拡散層、１０６は絶縁膜サイドウオール
、１０７は高濃度ｎ型不純物拡散層（ソース・ドレイン
）、ｔＯＳは第１の層間絶縁用酸化膜である。１０９は
第１の配線材料であり詳しくは、第１図（ｂ）に示した
ように、下層がｉ ｏｏｏ−２０００人、ｎ型の不純物
がドープされた多結晶シリコン１０９′、上層が２００
−５００人のモリブデンシリサイド１０９″からなる２
層積層で、前記下層多結晶シリコンの側壁にはチタンシ
リサイド１０９′″が形成された構造であり、前記第１
の層Ｍ絶線層＃Ｉと禮１０８の一部ｌご設けられた第１
のコンタクトホールＩＬＯを介して前記ソース・ドレイ
ン１０７に接続される。１１１は高抵抗用多結晶シリコ
ンであり、第２の眉間絶縁用酸化膜１１２の一部に設け
られた第２のフンタクトホール１１３を介して前記第１
の配線材料１０９に接続される。１１４は第２の配線材
料であり下層チタンナイトライド１１４′、上層Ａｌ１
４″の積層構造であり、第３の眉間絶縁用酸化膜１１５
及び、前記第２の眉間絶縁用酸化Ｍ１１２の一部に連続
して形成された第３のコンタクトホール１１６を介して
前記第１の配線材料１０９に接続され、また前記第３の
眉間絶縁用酸化膜１１５、前記第２の眉間絶縁用酸化膜
１１２、及び前記第３の層間絶縁用酸化［１１１５の一
部に連続して形成された第４のコンタクトホール１１７
を介して前記ソース、ドレイン１０７に接続される。
次に本発明の半導体装置の製造方法、特に第１の配線材
料１０９の形成方法について詳細に説明する。第１のコ
ンタクトホール１１０を形成した後、全面に化学的気相
成長法で１０００−２０００人の多結晶シリコン１０９
′を形成する０次に全面に砒素あるいはリン等のｎ型不
純物をイオン注入し９００−１０００℃でアニールを行
なう。
料１０９の形成方法について詳細に説明する。第１のコ
ンタクトホール１１０を形成した後、全面に化学的気相
成長法で１０００−２０００人の多結晶シリコン１０９
′を形成する０次に全面に砒素あるいはリン等のｎ型不
純物をイオン注入し９００−１０００℃でアニールを行
なう。
スパッタ法によりモリブデンシリサイド１０９″を２０
０−５００人形成し、レジストパターンを用いて、前記
モリブデンシリサイド１０９″及び前記多結晶シリコン
１０９′をエツチングする。
０−５００人形成し、レジストパターンを用いて、前記
モリブデンシリサイド１０９″及び前記多結晶シリコン
１０９′をエツチングする。
レジストパターンを除去した後、６００−１０００人の
チタンをスパック法で形成し、ハロゲンランプを用い７
００−８００℃でアニールを行なうことで、前記チタン
は前記下層の多結晶シリコン１０９′の側壁のみと反応
し、（上面はモリブデンシリサイド１０９″が存在する
ために反応は起こらない）チタンシリサイド１０９′″
を形成する。未反応チタンはアンモニア、過酸化水素の
混合液でエツチング除去する。
チタンをスパック法で形成し、ハロゲンランプを用い７
００−８００℃でアニールを行なうことで、前記チタン
は前記下層の多結晶シリコン１０９′の側壁のみと反応
し、（上面はモリブデンシリサイド１０９″が存在する
ために反応は起こらない）チタンシリサイド１０９′″
を形成する。未反応チタンはアンモニア、過酸化水素の
混合液でエツチング除去する。
以上実施例に基ずき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
例＾ば、耐フッ酸性物質はモリブデンシリサイド以外で
も、Ｍｏ、Ｎ ｉ、Ｃｏ、Ｗ、Ｐ を等の高融点金属も
しくはそのシリサイドであってもよい。
も、Ｍｏ、Ｎ ｉ、Ｃｏ、Ｗ、Ｐ を等の高融点金属も
しくはそのシリサイドであってもよい。
［発明の効果］
以上述べたように、本発明に依れば、側壁に設けられた
チタンシリサイド層により低抵抗化が図れ、他の配線材
料との接続はモリブデンシリサイドにより行なうことが
できるため、従来のような接触不良の問題は回避できる
という多大な効果を有する。
チタンシリサイド層により低抵抗化が図れ、他の配線材
料との接続はモリブデンシリサイドにより行なうことが
できるため、従来のような接触不良の問題は回避できる
という多大な効果を有する。
第１図（ａ）、（ｂ）は、本発明の半導体装置の構造を
示す断面図。 １０１ ・ １０２ ・ １０３ ・ １０４ ・ １０４′ １０４″ １０５ ・ １０６ ・ １０７ ・ ・ｐ型シリコン基板 ・素子分離用酸化膜 ・ゲート酸化膜 ・ゲート電極 ・多結晶シリコン ・モリブデンシリサイド ・低濃度ｎ型不純物拡散層 ・絶縁膜サイドウオール ・高濃度ｎ型不純物拡散層（ソー 図面：つ浄書（内容に変！！！なし） ７０９°′ ／ １０９′ 第 図 １０８ ・ １０９ ・ １０９′ １０９″ １１０ ・ １ １、 １ ・ １１２ ・ １１３ ・ １１４ ・ １１４’ １１５ ・ １１６ ・ １１７ ・ ス・ドレイン） 第１の層間絶縁用酸化膜 第１の配線材料 多結晶シリコン モリブデンシリサイド チタンシリサイド 第１のフンタクトホール 高抵抗用多結晶シリコン 第２の眉間絶縁用酸化膜 第２のコンタクトホール 第２の配線材料 チタンナイトライド Ｌ 第３の層間絶縁用酸化膜 第３のコンタクトホール 第４のコンタクトホール 以 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）手続補正書 （方式） 事件の表示 昭和６３年 特許層 発明の名称 半 導 体 装 置 第１７７９１１号 ３゜ 補正する者 事件との関係 特許出願人 ◎１６３東京都新宿区西新宿２丁目４番１号（２３６）
セイコーエプソン株式会社代表取締役 中 村
恒 也 ４６代理人 ７゜ 補正の内容 願書に最初に添付した図面の浄書 （内容に変更なし）
示す断面図。 １０１ ・ １０２ ・ １０３ ・ １０４ ・ １０４′ １０４″ １０５ ・ １０６ ・ １０７ ・ ・ｐ型シリコン基板 ・素子分離用酸化膜 ・ゲート酸化膜 ・ゲート電極 ・多結晶シリコン ・モリブデンシリサイド ・低濃度ｎ型不純物拡散層 ・絶縁膜サイドウオール ・高濃度ｎ型不純物拡散層（ソー 図面：つ浄書（内容に変！！！なし） ７０９°′ ／ １０９′ 第 図 １０８ ・ １０９ ・ １０９′ １０９″ １１０ ・ １ １、 １ ・ １１２ ・ １１３ ・ １１４ ・ １１４’ １１５ ・ １１６ ・ １１７ ・ ス・ドレイン） 第１の層間絶縁用酸化膜 第１の配線材料 多結晶シリコン モリブデンシリサイド チタンシリサイド 第１のフンタクトホール 高抵抗用多結晶シリコン 第２の眉間絶縁用酸化膜 第２のコンタクトホール 第２の配線材料 チタンナイトライド Ｌ 第３の層間絶縁用酸化膜 第３のコンタクトホール 第４のコンタクトホール 以 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）手続補正書 （方式） 事件の表示 昭和６３年 特許層 発明の名称 半 導 体 装 置 第１７７９１１号 ３゜ 補正する者 事件との関係 特許出願人 ◎１６３東京都新宿区西新宿２丁目４番１号（２３６）
セイコーエプソン株式会社代表取締役 中 村
恒 也 ４６代理人 ７゜ 補正の内容 願書に最初に添付した図面の浄書 （内容に変更なし）
Claims (1)
- 下層多結晶シリコン、上層耐フッ酸性高融点金属もしく
はそのシリサイドであり、前記下層多結晶シリコンの側
壁部には、チタンシリサイドが形成されている事を特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177911A JPH0227728A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177911A JPH0227728A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227728A true JPH0227728A (ja) | 1990-01-30 |
Family
ID=16039218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177911A Pending JPH0227728A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227728A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600153A (en) * | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
-
1988
- 1988-07-15 JP JP63177911A patent/JPH0227728A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600153A (en) * | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
| US5658807A (en) * | 1994-10-07 | 1997-08-19 | Micron Technology, Inc. | Methods of forming conductive polysilicon lines and bottom gated thin film transistors |
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