JPH0228941A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0228941A JPH0228941A JP17972888A JP17972888A JPH0228941A JP H0228941 A JPH0228941 A JP H0228941A JP 17972888 A JP17972888 A JP 17972888A JP 17972888 A JP17972888 A JP 17972888A JP H0228941 A JPH0228941 A JP H0228941A
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- JP
- Japan
- Prior art keywords
- source
- gate
- recess
- drain
- photoresist
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分計〕
この発明は、半導体装置の製造方法に係り、さらに詳し
くはショットキー接合ゲート電界効果トランジスタ（Ｍ
ＥＳＦＥＴ）、あるいは高電子移動度トランジスタ（Ｈ
ＥＭＴ）の製造方法に関するものである。
くはショットキー接合ゲート電界効果トランジスタ（Ｍ
ＥＳＦＥＴ）、あるいは高電子移動度トランジスタ（Ｈ
ＥＭＴ）の製造方法に関するものである。
（従来の技術）
第２図（ａ）〜（ｄ）はリセス構造を有するＭＥＳＦＥ
ＴまたはＨＥＭＴの従来の製造フローを示す断面図であ
る。
ＴまたはＨＥＭＴの従来の製造フローを示す断面図であ
る。
まず、半絶縁性基板１上に半導体活性層２を有するウェ
ハの上面に、フォトレジスト４を形成し、このフォトレ
ジスト４をソース、ドレイン電極のパターニングを行い
（第２図（ａ））、その後蒸着・リフトオフによりソー
ス電極５．ドレイン電極６を形成する（第２図（ｂ））
。その後、再度フォトレジスト４′を形成した後、ゲー
ト形成用パターニングを写真製版により行った後、ゲー
トリセスエツチングを行い、リセス溝７を形成する（第
２図（Ｃ））。その後、蒸着・リフトオフによりリセス
溝７内にゲート電極９を形成する（第２図（ｄ））。
ハの上面に、フォトレジスト４を形成し、このフォトレ
ジスト４をソース、ドレイン電極のパターニングを行い
（第２図（ａ））、その後蒸着・リフトオフによりソー
ス電極５．ドレイン電極６を形成する（第２図（ｂ））
。その後、再度フォトレジスト４′を形成した後、ゲー
ト形成用パターニングを写真製版により行った後、ゲー
トリセスエツチングを行い、リセス溝７を形成する（第
２図（Ｃ））。その後、蒸着・リフトオフによりリセス
溝７内にゲート電極９を形成する（第２図（ｄ））。
一般にＭＥＳＦＥＴやＨＥＭＴの高性能化は、ゲート長
Ｌ１の短縮およびソース寄生抵抗Ｒ，の低減によって達
成できる。ゲート長り、の短縮は、従来法では、写真製
版の精度で制約され、電子ビーム露光法等の高度な技術
を使わない限り現状では０．４〜０．５μｍが限界であ
る。また、ソース寄生抵抗Ｒ１の低減にはソース・ゲー
ト間隔Ｌ□を短縮することが効果的であるが、従来法で
はマスク合せの精度で制御されるので、ソース・ゲート
間隔Ｌ□は約１μｍ程度が量産レベルでは限界である。
Ｌ１の短縮およびソース寄生抵抗Ｒ，の低減によって達
成できる。ゲート長り、の短縮は、従来法では、写真製
版の精度で制約され、電子ビーム露光法等の高度な技術
を使わない限り現状では０．４〜０．５μｍが限界であ
る。また、ソース寄生抵抗Ｒ１の低減にはソース・ゲー
ト間隔Ｌ□を短縮することが効果的であるが、従来法で
はマスク合せの精度で制御されるので、ソース・ゲート
間隔Ｌ□は約１μｍ程度が量産レベルでは限界である。
（発明が解決しようとする課題）
上記のような工程による従来法では、ゲート長Ｌ１の短
縮化およびソース寄生抵抗Ｒ６の低減がともに写真製版
で制約される限界があり、高性能化が達成されないとい
う問題点があった。
縮化およびソース寄生抵抗Ｒ６の低減がともに写真製版
で制約される限界があり、高性能化が達成されないとい
う問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、写真製版の解像度で制約されることなく、
ゲート長の短縮が可能であるとともに、ソース・ゲート
間隔をサブミクロンオーダに接近させることができる半
導体装置の製造方法を得ることを目的とする。
れたもので、写真製版の解像度で制約されることなく、
ゲート長の短縮が可能であるとともに、ソース・ゲート
間隔をサブミクロンオーダに接近させることができる半
導体装置の製造方法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、所望のサイド
エッチ量を得てソース、ドレイン電極の形成領域に形成
した凹部中にスペーサリフトオフによりソース、ドレイ
ン電極を形成した後、凹部内の電極のないサイド部のみ
にフォトレジストを残し、スペーサ層を除去した後、こ
のフォトレジストをマスクにゲートリセス形成後、蒸着
・リフトオフによりゲート電極を形成するものである。
エッチ量を得てソース、ドレイン電極の形成領域に形成
した凹部中にスペーサリフトオフによりソース、ドレイ
ン電極を形成した後、凹部内の電極のないサイド部のみ
にフォトレジストを残し、スペーサ層を除去した後、こ
のフォトレジストをマスクにゲートリセス形成後、蒸着
・リフトオフによりゲート電極を形成するものである。
この発明においては、ゲート長は写真製版で制約される
ことなく短縮でき、ソース・ゲート間隔はサイドエッチ
量でコントロールできることから、サブミクロンオーダ
で接近させることができるため、ソース寄生抵抗を低減
できる。
ことなく短縮でき、ソース・ゲート間隔はサイドエッチ
量でコントロールできることから、サブミクロンオーダ
で接近させることができるため、ソース寄生抵抗を低減
できる。
以下、この発明の一実施例を第１図（ａ）〜（ｇ）につ
いて説明する。
いて説明する。
まず、半絶縁性基板１上に半導体活性層２を有したウェ
ハ上に、５ｉ０２．ＳｉＮ等の誘電体またはＴｉ、ＷＳ
ｉ等の金属膜からなるスペーサ層３を形成した後、この
スペーサ層３上にフォトレジスト４を形成し、このフォ
トレジスト４を所望のソース、ドレイン電極が得られる
ように写真製版を行ってレジストパターンを形成し、こ
のレジストパターンをマスクにして反応性イオンエツチ
ング等によりスペーサ層３をエツチングする（第１図（
ａ））。次に半導体活性層２を所望のサイドエッチ量が
得られるまでエツチングしてソース・ドレイン領域であ
る凹部８を形成した後、この凹部８内に蒸着・リフトオ
フにより、ソース、ドレイン電極５．６を形成する（第
１図（ｂ））。
ハ上に、５ｉ０２．ＳｉＮ等の誘電体またはＴｉ、ＷＳ
ｉ等の金属膜からなるスペーサ層３を形成した後、この
スペーサ層３上にフォトレジスト４を形成し、このフォ
トレジスト４を所望のソース、ドレイン電極が得られる
ように写真製版を行ってレジストパターンを形成し、こ
のレジストパターンをマスクにして反応性イオンエツチ
ング等によりスペーサ層３をエツチングする（第１図（
ａ））。次に半導体活性層２を所望のサイドエッチ量が
得られるまでエツチングしてソース・ドレイン領域であ
る凹部８を形成した後、この凹部８内に蒸着・リフトオ
フにより、ソース、ドレイン電極５．６を形成する（第
１図（ｂ））。
この後、全面にポジ型レジスト９を塗布しく第１図（Ｃ
））、マスク１０を用いてポジ型レジスト９を写真製版
によりゲート電極形成のためのパターニングを行ってレ
ジストパターンを形成する（第１図（ｄ））。この際、
第１図（ｅ）に示すように、ゲートとソース、ドレイン
間のそれぞれにはマスクは不要（セルフアラインメント
）である。ポジ型レジスト９のパターニングの際の露光
ではゲート形成領域に残ったスペーサ層３′でマスキン
グされたソース・ドレイン領域である凹部８内の電極の
ない所は光があたらないため、現像後もレジスト９′が
残っている。
））、マスク１０を用いてポジ型レジスト９を写真製版
によりゲート電極形成のためのパターニングを行ってレ
ジストパターンを形成する（第１図（ｄ））。この際、
第１図（ｅ）に示すように、ゲートとソース、ドレイン
間のそれぞれにはマスクは不要（セルフアラインメント
）である。ポジ型レジスト９のパターニングの際の露光
ではゲート形成領域に残ったスペーサ層３′でマスキン
グされたソース・ドレイン領域である凹部８内の電極の
ない所は光があたらないため、現像後もレジスト９′が
残っている。
次にフォトレジスト９をマスクにして、ゲート形成領域
に残ったスペーサ層３′を除去し、ソース・ドレイン領
域である凹部８のサイドに残ったフォトレジスト９′を
マスクにゲートリセスエツチングを行い、ゲートリセス
溝１１を形成しく第１図（ｅ））、次いで、ゲート金属
１２′を蒸着した後（第１図（ｆ））、リフトオフ法に
よりゲ−ト電極１２を形成する（第１図（ｇ））。
に残ったスペーサ層３′を除去し、ソース・ドレイン領
域である凹部８のサイドに残ったフォトレジスト９′を
マスクにゲートリセスエツチングを行い、ゲートリセス
溝１１を形成しく第１図（ｅ））、次いで、ゲート金属
１２′を蒸着した後（第１図（ｆ））、リフトオフ法に
よりゲ−ト電極１２を形成する（第１図（ｇ））。
この方法によれば、ソース・ドレイン間隔は凹部８のサ
イドに残ったフォトレジスト９′の幅（Ｌ、）（第１図
（ｆ））、つまりソース、ドレイン領域である凹部８の
形成時のサイドエッチ量で決まり、この量はエツチング
の深さと液により一義的に決定され、サブミクロンオー
ダのコントロールが可能である。このため、ソース・ド
レイン間隔を容易に短縮することができ、配線抵抗Ｒ，
を低減できる。また、ゲート長Ｌ５は写真製版の精度Ｌ
Ｐ （第１図（ａ））に対してサイドに残したフォトレ
ジスト９′の幅（２Ｌ、）分細くできる。つまりり、＝
Ｌい一２Ｌ、で決まる。例えばＬｐを現状の光学露光で
比較的容易に得られる大きさとして０．５μｍにした時
、Ｌ、を０゜２μｍにすればり、＝０．５−２ｘ０．２
＝０゜１μｍにすることができる。
イドに残ったフォトレジスト９′の幅（Ｌ、）（第１図
（ｆ））、つまりソース、ドレイン領域である凹部８の
形成時のサイドエッチ量で決まり、この量はエツチング
の深さと液により一義的に決定され、サブミクロンオー
ダのコントロールが可能である。このため、ソース・ド
レイン間隔を容易に短縮することができ、配線抵抗Ｒ，
を低減できる。また、ゲート長Ｌ５は写真製版の精度Ｌ
Ｐ （第１図（ａ））に対してサイドに残したフォトレ
ジスト９′の幅（２Ｌ、）分細くできる。つまりり、＝
Ｌい一２Ｌ、で決まる。例えばＬｐを現状の光学露光で
比較的容易に得られる大きさとして０．５μｍにした時
、Ｌ、を０゜２μｍにすればり、＝０．５−２ｘ０．２
＝０゜１μｍにすることができる。
（発明の効果）
以上説明したようにこの発明は、半絶縁性基板上に形成
された半導体活性層上に、訪電体や金属等のスペーサ層
を形成し、このスペーサ層をフォトレジストをバターニ
ングしたレジストパターンをマスクにしてソース、ドレ
イン電極用のパターニングする工程、スペーサ層をマス
クにして半導体活性層をエツチングし、所望のサイドエ
ッチ量を得てソース、トレインが形成される凹部を形成
した後、スペーサリフトオフにより各凹部内にソース、
ドレイン電極を形成する工程、ポジ型フォトレジストを
全面に塗布し、露光・現像を行い、ソース、ドレイン電
極が形成された凹部内の電極金属のない部分にのみ、フ
ォトレジストを残す工程、ゲート形成領域のスペーサ層
を除去したのち、ソース、ドレイン凹部のサイドに残し
たポジ型フォトレジストをマスクにしてゲートリセスを
形成し、その後、ゲート電極をソース、ドレイン電極に
対し、セルフアライメントでリフトオフ法により形成す
る工程によりゲート電極を形成するので、写真製版によ
る技術的制約を受けることなく、ゲート長を容易に微細
化できるとともに、ソース・ゲート間隔をサブミクロン
オーダで近づけることかできるので、ゲート長短縮の効
果とソース寄生抵抗低減の効果により、ＭＥＳＦＥＴや
ＨＥＭＴの高性能化が図れる効果が得られる。
された半導体活性層上に、訪電体や金属等のスペーサ層
を形成し、このスペーサ層をフォトレジストをバターニ
ングしたレジストパターンをマスクにしてソース、ドレ
イン電極用のパターニングする工程、スペーサ層をマス
クにして半導体活性層をエツチングし、所望のサイドエ
ッチ量を得てソース、トレインが形成される凹部を形成
した後、スペーサリフトオフにより各凹部内にソース、
ドレイン電極を形成する工程、ポジ型フォトレジストを
全面に塗布し、露光・現像を行い、ソース、ドレイン電
極が形成された凹部内の電極金属のない部分にのみ、フ
ォトレジストを残す工程、ゲート形成領域のスペーサ層
を除去したのち、ソース、ドレイン凹部のサイドに残し
たポジ型フォトレジストをマスクにしてゲートリセスを
形成し、その後、ゲート電極をソース、ドレイン電極に
対し、セルフアライメントでリフトオフ法により形成す
る工程によりゲート電極を形成するので、写真製版によ
る技術的制約を受けることなく、ゲート長を容易に微細
化できるとともに、ソース・ゲート間隔をサブミクロン
オーダで近づけることかできるので、ゲート長短縮の効
果とソース寄生抵抗低減の効果により、ＭＥＳＦＥＴや
ＨＥＭＴの高性能化が図れる効果が得られる。
第１図はこの発明の一実施例を示す工程断面図、第２図
は従来の製造工程を示す断面図である。 図において、１は半絶縁性基板、２は半導体活性層、３
はスペーサ層、４，９はフォトレジスト、９′は凹部に
残した未露光のフォトレジスト、５はソース電極、６は
ドレイン電極、８はソース・ドレイン領域である凹部、
９はポジ型フォトレジスト、１０は写真製版用のマスク
、１１はゲートリセス溝、１２はゲート電極を示す。 なお、各図中の同一符号は同一または相当部分を示す。 第１ 図 その１ 代理人 大 岩 増 雄 （外２名）第 図 手 続 補 正 書 （自発） ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号。 名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住所 東京都千代田区丸の内二丁目２番３号 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第７頁９行の「配線抵抗」 抗」と補正する。 を、 ［寄生抵
は従来の製造工程を示す断面図である。 図において、１は半絶縁性基板、２は半導体活性層、３
はスペーサ層、４，９はフォトレジスト、９′は凹部に
残した未露光のフォトレジスト、５はソース電極、６は
ドレイン電極、８はソース・ドレイン領域である凹部、
９はポジ型フォトレジスト、１０は写真製版用のマスク
、１１はゲートリセス溝、１２はゲート電極を示す。 なお、各図中の同一符号は同一または相当部分を示す。 第１ 図 その１ 代理人 大 岩 増 雄 （外２名）第 図 手 続 補 正 書 （自発） ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号。 名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住所 東京都千代田区丸の内二丁目２番３号 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第７頁９行の「配線抵抗」 抗」と補正する。 を、 ［寄生抵
Claims (1)
- 半絶縁性基板上に形成された半導体活性層上に、誘電
体や金属等のスペーサ層を形成し、このスペーサ層をフ
ォトレジストをパターニングしたレジストパターンをマ
スクにしてソース、ドレイン電極用のパターニングする
工程、前記スペーサ層をマスクにして前記半導体活性層
をエッチングし、所望のサイドエッチ量を得て前記ソー
ス、ドレインが形成される凹部を形成した後、スペーサ
リフトオフにより前記各凹部内にソース、ドレイン電極
を形成する工程、ポジ型フォトレジストを全面に塗布し
、露光・現像を行い、ソース、ドレイン電極が形成され
た凹部内の電極金属のない部分にのみ、フォトレジスト
を残す工程、ゲート形成領域の前記スペーサ層を除去し
たのち、ソース、ドレイン凹部のサイドに残したポジ型
フォトレジストをマスクにしてゲートリセスを形成し、
その後、ゲート電極を前記ソース、ドレイン電極に対し
、セルフアライメントでリフトオフ法により形成する工
程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17972888A JPH0228941A (ja) | 1988-07-18 | 1988-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17972888A JPH0228941A (ja) | 1988-07-18 | 1988-07-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228941A true JPH0228941A (ja) | 1990-01-31 |
Family
ID=16070832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17972888A Pending JPH0228941A (ja) | 1988-07-18 | 1988-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449932A (en) * | 1993-05-26 | 1995-09-12 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having gate and source regions in recesses |
-
1988
- 1988-07-18 JP JP17972888A patent/JPH0228941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449932A (en) * | 1993-05-26 | 1995-09-12 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having gate and source regions in recesses |
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