JPH0230930Y2 - - Google Patents

Description

【考案の詳細な説明】 （技術分野） この考案は、LSIテスタに使用する波形生成回
路の改良に関するものでる。

従来の波形生成回路の構成を第３図に示す。従
来の波形生成回路は出力論理値設定レジスタ１及
びANDゲート２、波形生成用フリツプフロツプ
３から構成されている。また第４図に第３図構成
時の動作タイミングチヤートを示す。

以下に、前記回路の動作を第３図，第４図によ
り説明する第３図の出力波形１１は、波形生成用
フリツプフロツプ３のセツト，リセツト端子にク
ロツクが与えられることにより生成される。前記
セツト，リセツト端子入力クロツクは、２つの
ANDゲート２により制御されており、その制御
データは、出力論理値設定レジスタ１の出力を使
用している。第４図に、出力論理値９，出力論理
値設定レジスタクロツクなるクロツク１０，セツ
ト，リセツトクロツク１２，１３、出力論理値設
定レジスタ１の出力１４及び出力波形１１を示
す。出力論理値設定レジスタ１の入力（出力論理
９）が、ああるサイクルで変化しているとする。
また、出力論理値設定レジスタ１へのクロツクＡ
１０も、前記出力論理９と同期して入力する。こ
れら動作によりANDゲート２の入力には、サイ
クル毎にセツト，リセツトクロツク制御データが
表われ、サイクル毎の出力波形を１及び０に設定
することができる。しかし、従来方式では、セツ
ト，リセツトクロツクの設定範囲は、出力論理値
設定レジスタ１の出力データ１４が安定している
時であり、データを変化点には、セツト，リセツ
トクロツクは設定できない箇所があり、サイクル
内に出力波形のタイミングを設定できない禁止領
域があるという欠点がある。

（目的） この考案は、これらの欠点を除去するため、出
力論理値レジスタを２重化し、かつ、出力論理値
制御を出力波形にて制御するフリツプフロツプを
設けることにより、セツト，リセツトタイミング
設定範囲から禁止領域を除いたものである。

（実施例） 以下この考案の実施例を第１図により説明す
る。出力論理値入力９は、２つの出力論理値設定
レジスタ１に接続され、前記２つのレジスタ１に
は、単独に出力論理更新クロツク１０，１５が接
続されている。出力論理値レジスタ１の出力は、
出力論理制御フリツプフロツプ４の出力とAND
ゲート２により、条件がとられ、ANDゲート２
出力が、セレクタ６出力となり、セツト，リセツ
トクロツクをそれぞれ２つのゲートにより制御す
る。

以下この動作について、第２図の動作タイミン
グチヤートにより説明する。

出力論理値設定レジスタ１Ａ，１Ｂに入力され
る出力論理値９は、テストサイクル毎にデータが
更新され入力される。また、出力論理値設定レジ
スタ１Ａ，１Ｂの更新クロツク１０，１５は２つ
の出力論理値設定レジスタ１Ａ，１Ｂそれぞれ単
独に与えられる。これらの更新クロツク１０，１
５は、それぞれ前記レジスタ１Ａ，１Ｂの入力デ
ータすなわち、出力論理値９が、２パターン更新
される毎に交互に、発生している。このクロツク
により、前記２つのレジスタ１Ａ，１Ｂの出力１
６，１７の１パターン毎のデータはそのデータ保
持期間が出力論理値９の２パターン分となる。出
力制御フリツプフロツプ４Ａ，Ｂはセツト側Ａリ
セツト側Ｂそれぞれ単独に構成されており、その
データ更新は、セツトクロツク７、リセツトクロ
ツク８のそれぞれ立下りエツジを使用する。セレ
クタ６Ａ，６Ｂは出力制御フリツプフロツプ４
Ａ，４Ｂそれぞれの、０，１反転出力１８，１９
を利用して、反転出力１８がローレベルのとき、
論理値設定レジスタ１Ａの出力１６を選択し、反
転出力１９がローレベルのとき、論理値設定レジ
スタ１Ｂの出力１７を選択するごとく、ANDゲ
ート２Ａ，２Ｂ，ORゲート５Ａ，５Ｂにより構
成される。

このセツト側セレクタ６Ａ出力の２０，リセツ
ト側セレクタ６Ｂ出力２１はそれぞれ、ANDゲ
ート２′ABによりセツトクロツク７，リセツト
クロツク８との論理積をとり、その出力１２′，
１３′は波形整形用フリツプフロツプ３のセツト，
リセツトクロツク入力し、出力データを更新す
る。このため、出力論理９はテストサイクル同期
から、セツトリセツトクロツクに同期になる。し
たがつてこの出力制御フリツプフロツプ４ABに
より、出力論理値９は、パターンサイクルに左右
されることなく、セツト，リセツトクロツク出力
後に、データが更新し、１サイクル内では、セツ
ト，リセツトクロツクの設定に禁止領域を除くこ
とができ、セツト，リセツトクロツクの通過ゲー
ト数が増加してないため、タイミング精度の低下
を防ぐことができる。

（効果） この考案による波形生成回路は、セツト，リセ
ツトクロツクの設定範囲が、従来に比べ２倍に向
上し、タイミング精度の低下を防ぐことができ
る。

【図面の簡単な説明】

第１図は本考案の一実施例の構成図、第２図
は、第１図構成図の動作タイミングチヤート、第
３図は従来の波形生成回路構成図、第４図は、第
３図構成図の動作タイミングチヤート。 １Ａ，１Ｂ，４Ａ，４Ｂ：Ｄフリツプフロツ
プ、２Ａ，２Ｂ，２′Ａ，２′Ｂ：ANDゲート、
３：RSフリツプフロツプ、６：セレクタ。

Claims (1)

【実用新案登録請求の範囲】
1. LSIテスタにおいて、出力論理値を入力とし相
   異なるクロツクで動作する２つの出力論理値設定
   レジスタ１Ａ，１Ｂと、セツトクロツクをクロツ
   クとして動作する出力制御フリツプフロツプ４Ａ
   と、該フリツプフロツプ４Ａ出力と前記レジスタ
   １Ａ，１Ｂの出力１６，１７とを入力とするセレ
   クタ６Ａと、リセツトクロツクをクロツクとして
   動作する出力制御フリツプフロツプ４Ｂと、該フ
   リツプフロツプ４Ｂ出力と前記レジスタ１Ａ，１
   Ｂの出力１６，１７とを入力とするセレクタ６Ｂ
   と、前記セレクタ６Ａ出力とセツトクロツクを入
   力とするANDゲート２′Ａと、前記セレクタ６Ｂ
   出力とリセツトクロツクを入力とするANDゲー
   ト２′Ｂと、該ANDゲート２′Ｂ出力をリセツト
   入力とし前記ANDゲート２′Ａ出力をセツト入力
   とするRSフリツプフロツプより成ることを特徴
   とする波形生成回路。