JPH023251A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
- Publication number
- JPH023251A JPH023251A JP15014288A JP15014288A JPH023251A JP H023251 A JPH023251 A JP H023251A JP 15014288 A JP15014288 A JP 15014288A JP 15014288 A JP15014288 A JP 15014288A JP H023251 A JPH023251 A JP H023251A
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- JP
- Japan
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- layer
- drain
- source
- gate
- undoped
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速で集積回路に適した電界効果型トランジス
タに関し、特に化合物半導体を利用し友金属／絶縁体／
半導体構造の電界効果型トランジスタに関するものであ
る。
タに関し、特に化合物半導体を利用し友金属／絶縁体／
半導体構造の電界効果型トランジスタに関するものであ
る。
従来よムアンドープのＡＬｘＧａｌ−ｘＡａ（０＜ｘ＜
＝１）をゲート絶縁膜として用いたＧａＡｓ金属／絶縁
体／半導体電界効果型トランジスタ（ＭＩＳＦＥＴ）が
知られている。ここでは、ゲート層にＧｅを用いたトラ
ンジスタを例えば参考文献１ （Ｋ、Ａｒａｉ ｅｔ
ａｌ、、 ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｉｃ
ｅ Ｌａｔｔ、 ＥＤＬ−７（１９８６） １５８−）
Ｋしたがって第４図を参照して説明する。
＝１）をゲート絶縁膜として用いたＧａＡｓ金属／絶縁
体／半導体電界効果型トランジスタ（ＭＩＳＦＥＴ）が
知られている。ここでは、ゲート層にＧｅを用いたトラ
ンジスタを例えば参考文献１ （Ｋ、Ａｒａｉ ｅｔ
ａｌ、、 ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｉｃ
ｅ Ｌａｔｔ、 ＥＤＬ−７（１９８６） １５８−）
Ｋしたがって第４図を参照して説明する。
第４図はこの公知文献１に開示されたＦＥＴの概略構造
を示す断面図であり、半絶縁性ＧａＡＢ基板２１上に１
アンド一プＧａＡｇチャネル層２２、アンドープＡＬＧ
ａＡａバリア１ｉ２３． アンドープＧａＡｓキャップ
層２４が順次成長された積層体を形成して、この積層体
上に堆積されかつストライプ状に加工されたｎ”−Ｇｅ
／ＷＳ ｌ工をゲート２５／ゲート電極２６とし、その
両側にチャネル層２２に達する深さまで形成された高濃
度のｎ形（ｎ＋）のソース、ドレイン領域２７及び２８
とソース。
を示す断面図であり、半絶縁性ＧａＡＢ基板２１上に１
アンド一プＧａＡｇチャネル層２２、アンドープＡＬＧ
ａＡａバリア１ｉ２３． アンドープＧａＡｓキャップ
層２４が順次成長された積層体を形成して、この積層体
上に堆積されかつストライプ状に加工されたｎ”−Ｇｅ
／ＷＳ ｌ工をゲート２５／ゲート電極２６とし、その
両側にチャネル層２２に達する深さまで形成された高濃
度のｎ形（ｎ＋）のソース、ドレイン領域２７及び２８
とソース。
ドレイン電極２９及び３０を持ち、ゲート′五極２ＢＫ
印加する電圧によりチャネル層２２のバリア層２３との
界面付近に２次元電子ガスを誘起する構造のＦＥＴであ
る。
印加する電圧によりチャネル層２２のバリア層２３との
界面付近に２次元電子ガスを誘起する構造のＦＥＴであ
る。
しかし、このような従来のＦＥＴでは、ソース。
ドレイン２Ｔ及び２８のｎ＋領領域少なくとも１０００
Ａ程度の深さを持っているため、ゲート長を短かくした
場合、短チヤネル効果により、シきい値電圧の負側への
シフトや相互コンダクタンスの低下といったＦＥＴ特性
の劣化が生じる。また、とのｎ＋領領域イオン注入と活
性化アニールによって作られているが、短チヤネル効果
を防ぐためにイオンの注入エネルギーを下げ、ｎ＋領領
域浅くすると十分な活性化が得られず、ソース抵抗の増
大を招いてしまうという問題点があった。
Ａ程度の深さを持っているため、ゲート長を短かくした
場合、短チヤネル効果により、シきい値電圧の負側への
シフトや相互コンダクタンスの低下といったＦＥＴ特性
の劣化が生じる。また、とのｎ＋領領域イオン注入と活
性化アニールによって作られているが、短チヤネル効果
を防ぐためにイオンの注入エネルギーを下げ、ｎ＋領領
域浅くすると十分な活性化が得られず、ソース抵抗の増
大を招いてしまうという問題点があった。
本発明は以上の点に鑑みてなされたもので、その目的は
、従来のＦＥＴにおいて問題と慶っていた短チヤネル効
果を抑止した構造の電界効果型ト・ランジスタを提供す
ることにある。
、従来のＦＥＴにおいて問題と慶っていた短チヤネル効
果を抑止した構造の電界効果型ト・ランジスタを提供す
ることにある。
上記の目的を達成するため、本発明の電界効果型トラン
ジスタは、アンドープあるいはｐ型にドープされたＡＬ
ｘＧａ １−Ｘ Ａｓ （０≦ｘ≦１）より成るバッフ
ァ層上に不純物濃度の十分低い工ｎｙＧｌエーｙＡｓ（
０＜ｙ≦１）より成るチャネル層が形成された積層体上
に、不純物濃度が十分低いＱＧａｌ−ＺＡｓ（０＜ｚ≦
１〕 より成るゲートバリア層と、十分高濃度に不純物
をドープされた半導体、あるいは金属あるいは十分高濃
度に不純物をドープされた半導体と金属の２層構造より
成るゲート層が順次形成され、それらの両側の積層体に
ｎ型の領域を持ち、その上に高濃度のｎ型の半導体より
成るソース、ドレインのｎ＋領領域持ち、該ｎ＋領領土
上ソース、ドレイン電極を設けたものである。
ジスタは、アンドープあるいはｐ型にドープされたＡＬ
ｘＧａ １−Ｘ Ａｓ （０≦ｘ≦１）より成るバッフ
ァ層上に不純物濃度の十分低い工ｎｙＧｌエーｙＡｓ（
０＜ｙ≦１）より成るチャネル層が形成された積層体上
に、不純物濃度が十分低いＱＧａｌ−ＺＡｓ（０＜ｚ≦
１〕 より成るゲートバリア層と、十分高濃度に不純物
をドープされた半導体、あるいは金属あるいは十分高濃
度に不純物をドープされた半導体と金属の２層構造より
成るゲート層が順次形成され、それらの両側の積層体に
ｎ型の領域を持ち、その上に高濃度のｎ型の半導体より
成るソース、ドレインのｎ＋領領域持ち、該ｎ＋領領土
上ソース、ドレイン電極を設けたものである。
したがって、本発明の電界効果型トランジスタによれば
、チャネル層Ｋ Ｉ ｎｙＧａｌ−ｙ Ａｓ （０＜
７≦１）を用い、ソース、ドレイン部のバリア層を取り
除いた後にその上部に高濃度のｎ型の半導体より成るソ
ース、ドレインのｎ＋領領域設けることにより、短チヤ
ネル効果の抑制と共にソース。
、チャネル層Ｋ Ｉ ｎｙＧａｌ−ｙ Ａｓ （０＜
７≦１）を用い、ソース、ドレイン部のバリア層を取り
除いた後にその上部に高濃度のｎ型の半導体より成るソ
ース、ドレインのｎ＋領領域設けることにより、短チヤ
ネル効果の抑制と共にソース。
ドレインの寄生抵抗の低減を図ることができる。
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図は本発明による電界効果型トランジスタの一実施
例を示す構造断面図であり、第２図はその作成工程の工
程断面図である。第２図において、まず、半絶縁性のＧ
ａ Ａ Ｂ基板１上Ｋ、同図（ａ） Ｋ示すように、
アンドープＧａＡｓバッファ層２゜アンドープＩｎ。、
２０ ａ （１，ｇ Ａ ３チャネル層３．アンドープ
ＡｔＯ，４５Ｇａｏ、ｓｓ ｋＦ４バリア層４及びｎ−
Ｇｅゲート層５を屓次ＭＢＥ法により成長させたのち、
その上に、耐熱金属２例えばＷゲート電極層６をスパッ
タ法により２０００Ａの厚さに堆積する。
例を示す構造断面図であり、第２図はその作成工程の工
程断面図である。第２図において、まず、半絶縁性のＧ
ａ Ａ Ｂ基板１上Ｋ、同図（ａ） Ｋ示すように、
アンドープＧａＡｓバッファ層２゜アンドープＩｎ。、
２０ ａ （１，ｇ Ａ ３チャネル層３．アンドープ
ＡｔＯ，４５Ｇａｏ、ｓｓ ｋＦ４バリア層４及びｎ−
Ｇｅゲート層５を屓次ＭＢＥ法により成長させたのち、
その上に、耐熱金属２例えばＷゲート電極層６をスパッ
タ法により２０００Ａの厚さに堆積する。
このとき１、各層の膜厚は、側光はバッファ層２を６０
００Ａ、チャネル層３を１５ＯＡ、バリア層４を１５Ｏ
Ａ、ゲート層５を１００ＯＡとした。
００Ａ、チャネル層３を１５ＯＡ、バリア層４を１５Ｏ
Ａ、ゲート層５を１００ＯＡとした。
次に、レジストをマスクとしてＣＦ４を用いた反応性化
学エツチングにより、同図ら）に示すように、Ｗゲート
電極層６．ｎ”−Ｇｅゲート層５及びアンドープＡｔＯ
，４５ＧａＯ，５５Ａｓ２９７層４ を同時にストライ
プ状に加工し、これをゲートとする。
学エツチングにより、同図ら）に示すように、Ｗゲート
電極層６．ｎ”−Ｇｅゲート層５及びアンドープＡｔＯ
，４５ＧａＯ，５５Ａｓ２９７層４ を同時にストライ
プ状に加工し、これをゲートとする。
この時、チャネル層３のＩｎｙＧａｐ−ｙＡｓ （０＜
７≦１）は、第３図に示すように、はとんどエツチン
グされないため、エツチングは自動的にチャネル層３の
上面でストップする。したがって、チャネル層３にＩＨ
ＧａＡＪを用いると、厳密なエラテン、グ厚み制御を行
なう必要がないため、プロセスが簡単になり、歩留υが
向上する。これに対し、チャネル層としてＧａＡｓを用
いた場合は、エツチングがチャネル層上面で停止するこ
となく進行するため、厳密なエツチング制御が必要なば
がシか、エツチングの過不足による素子特性の劣化をも
たらしていた。
７≦１）は、第３図に示すように、はとんどエツチン
グされないため、エツチングは自動的にチャネル層３の
上面でストップする。したがって、チャネル層３にＩＨ
ＧａＡＪを用いると、厳密なエラテン、グ厚み制御を行
なう必要がないため、プロセスが簡単になり、歩留υが
向上する。これに対し、チャネル層としてＧａＡｓを用
いた場合は、エツチングがチャネル層上面で停止するこ
となく進行するため、厳密なエツチング制御が必要なば
がシか、エツチングの過不足による素子特性の劣化をも
たらしていた。
次いで、このようにして形成されたゲートをマスフとし
てＳｌのイオン注入を行なったのち、活性化アニールを
行ない、同図（Ｃ）に示すように、ソース、ドレインの
ｎ＋領領域棟りｎ＋のソース及びドレイン領域７．８を
形成する。この時、従来技術と異なシ、後で述べるよう
に、上部にソース、ドレインのｎ＋層を設けるため、こ
の部分はあまり低抵抗にする必要はない。したがって、
Ｓｌの注入エネルギーを小さくして（例えば、１０Ｋｅ
Ｖ。
てＳｌのイオン注入を行なったのち、活性化アニールを
行ない、同図（Ｃ）に示すように、ソース、ドレインの
ｎ＋領領域棟りｎ＋のソース及びドレイン領域７．８を
形成する。この時、従来技術と異なシ、後で述べるよう
に、上部にソース、ドレインのｎ＋層を設けるため、こ
の部分はあまり低抵抗にする必要はない。したがって、
Ｓｌの注入エネルギーを小さくして（例えば、１０Ｋｅ
Ｖ。
１×１０１３譚−２）、ソース及びドレイン領域７，８
どしてのｎ＋領領域浅く形成でき、短チヤネル効果を抑
止することができる。
どしてのｎ＋領領域浅く形成でき、短チヤネル効果を抑
止することができる。
次シて、前記ゲートを含む基板表面に５ｌｏ２あるいは
ＳｉＮｘなどの絶縁膜を堆積し、エツチング加工により
ゲートの両側側面に、同図（ｄ）に示すように、上記絶
縁膜から成るサイドフォール９を形成する。これは、後
述するソース、ドレインのｎ＋層とゲートの短絡を避け
るためでちる。この後、ＣＶＤ法あるいはＭＢＥ法を用
いて、高濃度のｎ型の半導体から成るソース、ドレイン
の１１ 層として例えばｎ−ｃｅコンタクト層１０をソ
ース及びドレイン領域７，８上にエピタキシャル成長す
る（同図（ｄ））。この時、ＣＶＤ法の場合は、例えば
参考文献２ （Ｙ、 Ｙａｍａｎｅ 、 ｅｔ ａｌ
、 、ＦＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ １８ｔｈ （１９８６Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ） Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏｌｉｄ
５ｔａｔｅＤｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌ
ｓ＋ Ｔｏｋ）’ｏ、 １９８６゜ｐ７１９．）Ｋ詳述
されているように、選択成長によりソース及びドレイン
領域７．８上にのみＧｅを成長させることができる。ま
た、ＭＢＥ法を用いる場合は、不要な部分をエツチング
で除去すればよい。最後に、ソース、ドレインのオーミ
ック電極つまりソース及びドレイン電ｆｆ１ｌ １ 、
１２をＴ ｉ ／ Ａ ｕのリフトオフによって形成す
ることにより、第１図に示す構造のＦｇＴを完成する。
ＳｉＮｘなどの絶縁膜を堆積し、エツチング加工により
ゲートの両側側面に、同図（ｄ）に示すように、上記絶
縁膜から成るサイドフォール９を形成する。これは、後
述するソース、ドレインのｎ＋層とゲートの短絡を避け
るためでちる。この後、ＣＶＤ法あるいはＭＢＥ法を用
いて、高濃度のｎ型の半導体から成るソース、ドレイン
の１１ 層として例えばｎ−ｃｅコンタクト層１０をソ
ース及びドレイン領域７，８上にエピタキシャル成長す
る（同図（ｄ））。この時、ＣＶＤ法の場合は、例えば
参考文献２ （Ｙ、 Ｙａｍａｎｅ 、 ｅｔ ａｌ
、 、ＦＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ １８ｔｈ （１９８６Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ） Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏｌｉｄ
５ｔａｔｅＤｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌ
ｓ＋ Ｔｏｋ）’ｏ、 １９８６゜ｐ７１９．）Ｋ詳述
されているように、選択成長によりソース及びドレイン
領域７．８上にのみＧｅを成長させることができる。ま
た、ＭＢＥ法を用いる場合は、不要な部分をエツチング
で除去すればよい。最後に、ソース、ドレインのオーミ
ック電極つまりソース及びドレイン電ｆｆ１ｌ １ 、
１２をＴ ｉ ／ Ａ ｕのリフトオフによって形成す
ることにより、第１図に示す構造のＦｇＴを完成する。
かかる実施例構造のＦＥＴによると、チャネル層３にＩ
ｎｙ、Ｇａ１−ｙＡｓ （０＜’！≦１）を用い、ソー
ス、ドレイン部のバリア層を取シ除いた後にその上部に
ｎ−Ｇｅコンタクト層１０を設けることにより、次のよ
うな作用効果を有する。すなわち、従来、チャネル層に
用いるＧａＡｓの再成長界面には界面準位によるポテン
シャルバリアが存在し、抵抗が増大することが問題とな
っていたが、本発明によれば、チャネル層のＩ ｎ ｙ
Ｇ ａ １−７ Ａ Ｓ（０〈ｙ≦１）は、ＧａＡｓ
よりも表面単位密度が小さく、かつフェルミレベルの
ピニング位置モ伝導帯に近いため、再成長界面のバリア
ができＫ＜＜、この部分の抵抗も小さくなる。これによ
って、ソース、ドレインの寄生抵抗を低減できると共に
、短チヤネル効果を抑制できる。
ｎｙ、Ｇａ１−ｙＡｓ （０＜’！≦１）を用い、ソー
ス、ドレイン部のバリア層を取シ除いた後にその上部に
ｎ−Ｇｅコンタクト層１０を設けることにより、次のよ
うな作用効果を有する。すなわち、従来、チャネル層に
用いるＧａＡｓの再成長界面には界面準位によるポテン
シャルバリアが存在し、抵抗が増大することが問題とな
っていたが、本発明によれば、チャネル層のＩ ｎ ｙ
Ｇ ａ １−７ Ａ Ｓ（０〈ｙ≦１）は、ＧａＡｓ
よりも表面単位密度が小さく、かつフェルミレベルの
ピニング位置モ伝導帯に近いため、再成長界面のバリア
ができＫ＜＜、この部分の抵抗も小さくなる。これによ
って、ソース、ドレインの寄生抵抗を低減できると共に
、短チヤネル効果を抑制できる。
なお、上述の実施例ではソース、ドレインのコンタクト
層１０としてＧｅ を用い六個について説明したが、他
の半導体１例えばＩ ｎｙＧａ １−ｙＡｓ（０≦ｙ≦
１）等を用いても同様のダｊ果が得られる。
層１０としてＧｅ を用い六個について説明したが、他
の半導体１例えばＩ ｎｙＧａ １−ｙＡｓ（０≦ｙ≦
１）等を用いても同様のダｊ果が得られる。
また、バッファｒａ２としてＧａＡｓ の他にアンドー
プあるいはｐ型にドープされたＡｚｘＧａ、−ｒＡａ（
０〈Ｘ≦１）を用いると、より効果的に短チヤネル効果
を抑制することができる。
プあるいはｐ型にドープされたＡｚｘＧａ、−ｒＡａ（
０〈Ｘ≦１）を用いると、より効果的に短チヤネル効果
を抑制することができる。
他の実施例としては、チャネル層にｎ型の不純物を高濃
度にドープしたＩｎｙＧａｌ−ｙＡｓ （０＜ｙ≦１）
を用いた場合があげられるが、この場合は、イオン注入
、アニールによるソース及びドレインのｎ＋領領域形成
しなくても良い。
度にドープしたＩｎｙＧａｌ−ｙＡｓ （０＜ｙ≦１）
を用いた場合があげられるが、この場合は、イオン注入
、アニールによるソース及びドレインのｎ＋領領域形成
しなくても良い。
さらに、バリア層の一部、または全部に不純物をドープ
した構造、いわゆるＨＥＭＴタイプのＦＥＴにおいても
本発明はソース、ドレインの寄生抵抗の低減、短チヤネ
ル効果の抑止を同時に実現できるため、効果は顕著であ
る。
した構造、いわゆるＨＥＭＴタイプのＦＥＴにおいても
本発明はソース、ドレインの寄生抵抗の低減、短チヤネ
ル効果の抑止を同時に実現できるため、効果は顕著であ
る。
また、上述では、ゲー）Ｍ及びゲートバリアの両側側面
にサイドウオールを形成した場合について説明したが、
サイドウオールがなくてもゲート側面に付着したコンタ
クト層用半導体が多結晶化して高抵抗になる場合は問題
が力い。また、ゲート層とゲートバリアの間に、不純物
濃度の十分低いＡ Ｚ ｚ Ｇ ａ １−ｚ Ａｓ （
０≦２≦１）より成るキャップ層を介在させることもで
きる。
にサイドウオールを形成した場合について説明したが、
サイドウオールがなくてもゲート側面に付着したコンタ
クト層用半導体が多結晶化して高抵抗になる場合は問題
が力い。また、ゲート層とゲートバリアの間に、不純物
濃度の十分低いＡ Ｚ ｚ Ｇ ａ １−ｚ Ａｓ （
０≦２≦１）より成るキャップ層を介在させることもで
きる。
以上説明したように本発明の電界効果型トランジスタは
、チャネルシにＩ ｎｙ Ｇ ａ １−ｙ Ａｓ （０
＜ ｙ≦１）を用い、ソース、ドレインの上部に低抵抗
な半導体層を設けた構造としたので、ソース、ドレイン
の寄生抵抗と短チヤネル効果の抑止を同時に達成できる
。したがって、ゲート長を短かくすることにより非常に
高性能なＭＩＳＦｇＴを実現できる効果がある。
、チャネルシにＩ ｎｙ Ｇ ａ １−ｙ Ａｓ （０
＜ ｙ≦１）を用い、ソース、ドレインの上部に低抵抗
な半導体層を設けた構造としたので、ソース、ドレイン
の寄生抵抗と短チヤネル効果の抑止を同時に達成できる
。したがって、ゲート長を短かくすることにより非常に
高性能なＭＩＳＦｇＴを実現できる効果がある。
第１図は本発明の電界効果型トランジスタの一実施例を
示す構造断面図、第２図は第１図の実施例の製作工程を
示す工程断面図、第３図は第１図の実施例の説明に供す
るゲート加工時のエツチング特性を示す図、第４図は従
来の電界効果型トランジスタの一例を示す断面図である
。 １・・・・半絶縁性ＧａＡｓ基板、２・・・・アンドー
プＧａＡｓバッファ層、３・・・・アンドープｒ ｎ
。、２Ｇ ａ ｏ、Ｂ Ａｓチャネル層、４・会・φア
ンドープＡｔ Ｇａ Ａｓバリア層、５・・・・Ｇ
ｅＯ，４５０，５５ ゲート層、６・・・・Ｗゲート電極、Ｔ・・・・ｎ＋ソ
ース領域、８・・・・ｎ＋ドレイン領域、＋ ９・・・・サイドウオール、１０・拳・・ｎＧｅコンタ
クト層、１１・・・・ソース電極、ドレイン電極。
示す構造断面図、第２図は第１図の実施例の製作工程を
示す工程断面図、第３図は第１図の実施例の説明に供す
るゲート加工時のエツチング特性を示す図、第４図は従
来の電界効果型トランジスタの一例を示す断面図である
。 １・・・・半絶縁性ＧａＡｓ基板、２・・・・アンドー
プＧａＡｓバッファ層、３・・・・アンドープｒ ｎ
。、２Ｇ ａ ｏ、Ｂ Ａｓチャネル層、４・会・φア
ンドープＡｔ Ｇａ Ａｓバリア層、５・・・・Ｇ
ｅＯ，４５０，５５ ゲート層、６・・・・Ｗゲート電極、Ｔ・・・・ｎ＋ソ
ース領域、８・・・・ｎ＋ドレイン領域、＋ ９・・・・サイドウオール、１０・拳・・ｎＧｅコンタ
クト層、１１・・・・ソース電極、ドレイン電極。
Claims (1)
- アンドープあるいはｐ型にドープされたＡｌ＿ｘＧａ＿
１＿−＿ｘＡｓ（０≦ｘ≦１）より成るバッファ層上に
不純物濃度の十分低いＩｎ＿ｙＧａ＿１＿−＿ｙＡｓ（
０＜ｙ≦１）より成るチャネル層が形成された積層体上
に、不純物濃度が十分低いＡｌ＿ｚＧａ＿１＿−＿ｚＡ
ｓ（０＜ｚ≦１）より成るゲートバリア層と、十分高濃
度に不純物をドープされた半導体、あるいは金属あるい
は十分高濃度に不純物をドープされた半導体と金属の２
層構造より成るゲート層が順次形成され、それらの両側
の積層体にｎ型の領域を持ち、その上に高濃度のｎ型の
半導体より成るソース、ドレインのｎ＾＋領域を持ち、
該ｎ＾＋領域上にソース、ドレイン電極を設けたことを
特徴とする電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15014288A JPH023251A (ja) | 1988-06-20 | 1988-06-20 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15014288A JPH023251A (ja) | 1988-06-20 | 1988-06-20 | 電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023251A true JPH023251A (ja) | 1990-01-08 |
Family
ID=15490415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15014288A Pending JPH023251A (ja) | 1988-06-20 | 1988-06-20 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336572B1 (ko) * | 1999-11-04 | 2002-05-16 | 박종섭 | 폴리 실리콘-저마늄을 게이트 전극으로 사용하는 반도체소자의 형성방법 |
-
1988
- 1988-06-20 JP JP15014288A patent/JPH023251A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336572B1 (ko) * | 1999-11-04 | 2002-05-16 | 박종섭 | 폴리 실리콘-저마늄을 게이트 전극으로 사용하는 반도체소자의 형성방법 |
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