JPS5925276A - シヨツトキ−ゲ−ト電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はマイクロ波特性が良好でしかも高い酊１圧を有
するショクＩ・キーゲート電界効果ｌ・ランジスクに関
するものである。

ショットキーゲート 下ＭＥＳＦＥＴと略記する）は、特に超高周波における
すぐれた増幅あるいは、発振用素子として賞月されてい
る。また、超高速動作の集積回路の基本構成素子として
も、すぐれたものであることは周知である。

従来最も普通に用いられているＭＥＳＦＥＴの構造は第
１図に示したようなものである。ここで１は高比抵抗ま
たは半絶縁性半導体結晶基板、２は導電性半導体結晶層
で通常、動作層と称されているものである。３はショッ
トキーゲート５はそれぞれオーミック特性を有するソー
ス、ドレイン電極である。

この動作層のキャリア濃度Ｎｄ　、および厚さａはＭＥ
ＳＦＥＴのピンチオフ電圧Ｖｐと次の第１式のような関
係がある。

ただしｖｂはビルトイン電圧、εは半導体結晶の誘電率
、ｑは電荷素置 Ｖｐは回路設計」−の要求から与えられるが、このＶｐ
の値をｈｌ［１足するよう（１）式を用いてＮｄ、ａの
値が定められる。

第１図のような従来の構造の欠点の一つは、ゲート３と
ソース４．あるいはゲート３とドレイン５の間の抵抗値
が太きいために充分大きなｇｍの値が得られないこと、
また大きなゲートソース間直列抵抗のために外、音特性
が劣化することである。

特にピンチオフ電圧−Ｖｐの絶対値が小さいとき、ある
いはノーマリオフ（Ｖｐ＼０）においては、（１）式か
ら明らかなようにＮｄあるいはａは小さな値とせねばな
らないためにゲート・ソース間の直列抵抗は、より大き
な値となる。また動作層２が、Ｇａ　Ａｓ結晶を用いて
いる場合には、ゲート・ソース間のおよびゲート・ドレ
イン間の結晶表面部（ｉ　＋７に高密度の表面準位が存
在して、それにより表面電位がほぼ固定され、半導体結
晶内の表面近くでは空乏層ができるため、ゲート・ソー
ス間直列抵抗はいっそう大きな値となり、特にノーマリ
オフ型では、きわめて重大な問題であった。

このような欠点を解決するための方法の一つとして、第
２図のように、ゲート・ソース間およびゲート・ドレイ
ン間の動作層９，１．０をゲート電極直下の動作層８の
厚さよりも厚くすることが行われている。この方法では
８の動作層の厚さ、キャリア濃度を（１）式の条件を満
すよう定める必要があるが、このような段差構造にあ・
いて、エツチング等で、８の部分の厚さを精密に再現性
良く制御することは現在の技術では困難である。

またさらにＭＥ　Ｓ　Ｆ　ＥＴに刻しては十分な耐圧を
有する事も強く求められる。第２図の構造では高い耐圧
を得る事を目的として、段差をなだらかに作成したり、
ゲート金属をソース側に出来る限り寄せて作る等の構造
上の工夫が行なわれているが、これをこよりプロ七スは
さらに複碧１かつ困姉、なものとなる。

本発明は、」二記の従来技術の欠点を解決する新たなＭ
ＥＳＦＥＴ及びその製造法を提供するものである。

本発明を以下図面にもとづいて説明する。

本発明のＭＥＳＦＥＴの一例は第３図に示す如き２乙の
である。

第３図は、半導体結晶基板１１上に、ショットキーゲー
ト ソース電極１４・並びにゲート・ソース電極間の下方に
おいて深い動作層１７，ドレイン電極１５並びにケ−１
−・ドレイン電極間の下方において深い動作層Ｊ８を設
けたＭＥ　Ｓ　Ｆ　ＥＴである。

ここてゲート・ソース電極間の下方１７の領域に望むだ
けドーピングを行う事により、ゲート・ソース間抵抗を
十分に小さく出来る。またＪ８の領域のドーピング量に
ついては■７の領域と全く独立に決めることが出来るの
でゲート・ドレイン間の逆方向耐圧を損わない限度内で
ドーピングを行って、ゲート・ドレイン間抵抗の低減を
行なえばよい。

したがってこのような構造のＭＥＳＦＥＴは、素子の耐
圧を決めるゲート・ドレイン間の逆方向耐圧を十分に確
保すると同時にゲート・ソース間抵抗およびゲート・ド
レイン間抵抗が小さく　ｇｍが太きいすぐれたものであ
る。

また以下に詳細に説明するように、本発明による製造方
法によれば容易に歩留り良く製造できるものである。

次に本発明によるＭＥ　Ｓ　Ｆ　ＥＴの製造方法につき
詳細に説明しよう。

第４・図は第３図のショットキーゲート電界効果トラン
ジスタの製造方法の一例を示す断面図である。

まず第４・図（Ａ）に示すようにＧａ　Ａｓの半絶縁性
基板１１の全面にイオン注入を行う。この注入によって
形成された動作層１６が実質的にＭＥ　Ｓ　Ｆ　ＥＴの
ピンチオフ電圧を決定する。

ピンチオフ電圧−２、ｏ■をねらった場合の例では、Ｓ
ｉイオン注入エネルギ　５０ｋｅＶ　注入量　３ＸＪ０
１２ドーズ／　ｃｎＦを選定した。

次に第４・図（Ｂ）に示す様に任意の月料からなるバク
−７２０全形成する。このパターン２ｏヲマスクとして
用いて２回目のイオン注入を行ないゲート・ソース電極
間に領域１７を形成する。

ゲー）・・ソース間抵抗を小さくするためには領域１７
の単位面積当りのキャリア数すなわちシートキャリアを
なるべく大きくする事が要求される。

この要求を（１：４だして同時に素子表面部分のキート
リア密度が過度に大きくならない様にするためには領域
１７の動作層のイオン注入において加速エネルギを少く
とも１００　ｋｅＶより犬としドーズ量を１６に用いた
イオン注入の少くとも２倍より人ぎく選定すれば良い。

実施例ではＳｉイオン注入エネルギ　１８０ｋｅＶ□注
入Ｆｉ　　１ｘｌＯ”’ドーズ／　ａ：を選定した。

次に（Ｃ）に示す様に任意のイ・３料からなるパターン
２］を形成し、このパターンをマスクとしてさらに３回
目のイオン注入を行ないゲート・ドレイン電極間に領域
１８を形成する。

ゲート・ドレイン間抵抗を小さくするためには領域１８
に対しても領域１７について述べた様なイオン注入を行
なえば良い。しかし領域１８のキャリア密度を高くする
とゲーＩ・・ドレイン間の逆方向耐圧が低くなり、通常
これかＭＥ　Ｓ　Ｆ　ＥＴの耐圧を決めてしまう。

このため、領域１８については必要とされるゲ゛−１・
・トレイン間逆方向耐圧が得られる限度内のドーズ量だ
けイオン注入を行なう。ここて必要とされるゲート・ト
レイン間逆方向はＭＥＳＦＥＴのＶｐと回路設計」二の
動作点等から与えられる。実施例ではＳｉイオン注入エ
ネルギ　１８０ｋｅＶ注入量　２　Ｘ　１．０１２ドー
ズ／謡を選定した。

マスク用パターン２０．２１としては通常のフォトリソ
グラフィによって形成したレジストバクーンが最も一般
的である実施例では厚さ１．５μｍのポジレジスト（Ａ
Ｚ　−１３５０Ｊ　）を用いて形成した。

この後に８００°ｃ　２０分程度のアニールを行い注入
元素の活性化を行う。この際結晶基板にＧａＡｓを用い
ている時は、プロキシミテ、イ法などにより表面の保護
を行う。

その？＆（Ｄ）に示すごとく通常の方法を用いてソース
電極１４．、ドレイン電極１５．ゲート電極１３を形成
する。

第５図に上記の方法よりも位置合わせ余裕の大きい製造
方法について、断面図を示した。

まず第５図（Ａ）に示すようにＧａ　Ａｓ半絶縁性基板
１１の全面にイオン注入を行ない動作層１６を作成する
。次に（Ｂ）に示す様に耐熱性ショソ１−キー金属によ
るゲートパターン１３を作成する。耐熱性ショットキー
金属どしてはＷ、ＴｉＷ等を用いる事が出来る。続いて
（Ｃ）に示す様に任意の４１Ｎ′：ｌからなるパターン
２０を形成し、このパターンをマスクに用いてケート・
ソース電極間の領域１７にイオン注入する。さらに（Ｄ
）に示す様に任意の４Ａ料からなるパターン２１を形成
し、このパターンをマスクに用いてゲート・ドレイン電
極間の領域１８にイオン注入する。ここて領域１７及ｉ
に１８に対するイオン注入の条件は第４・図の説明で述
べたものと同様である。

この後にアニールを行ない注入元素の活性化を行う。最
後に（Ｅ）に示す如く通常の方法を用０てソース電極１
４・、ドレイン電極１５を形成する。

以−Ｌ述べた様に本発明によれば、ソース抵抗が小さく
　ｇｍの太きいしたがって高周波特性のすぐれたショッ
トキーゲート 同時に高い耐圧を実現して作成出来る。また本発明で述
べた製造法によればこうしたショットキーゲート 製造することが出来る。なおＶｐが−１．０Ｖ程度より
大きな場合には製造プロセスの簡略化を考えて領域１８
のイオン注入を省略する素子構造も考えられる。

この構造も本発明の新ｔ１４造ＭＥＳＦＥＴの特殊な場
合として含まれる。

【図面の簡単な説明】

第ｊ図，第２図は従来例の断面図、第３図は本発明の一
実施例の断面図、第４・図（Ａ）　−（Ｄ）　、第・５
図（Ａ）　−　（Ｅ）は第３図のショットキーゲート電
界効果トランジスタの製造方法の一例を示す断面図であ
る。 ■］　・・半絶縁性半導体基板、１６　、１．７　、１
．８−・・・・動作層、１・１・　・　ソース電極、Ｊ
５・・・・１・゛レイン電極、１３　　・・・・ゲート
電極、２０．２１・・・　マスク用パターン ア１図 ’７Ｔ’２閏 ｉｒ３図 −４霞 手続補正書 昭和５８年４・月Ｓ日 特許庁長官　若杉和夫　　　殿 １、事件の表示 昭和５７年特許願　第１３５４４・４パ号２、発明の名
称 ンヨノトギーゲート電界効果トランジスタ３、補正をす
る者 事件との関係　　　特許出願人 住所　　　　大阪市東区北浜５丁目１５番地名称（２１
３）住友電気工業株式会社 社長　川」二哲部 ４・代理人 住所　　　　大阪市此花区島屋１丁目１番３号住友電気
工業株式会社内 ６補正の対象 明細門生発明の詳細な説明の拝７（ ７補正の内容 明細用第９頁４行目〜５行目「全桁の大きシ１」の次Ｇ
こ「第２の実施例の」を挿入する。

Claims (1)

【特許請求の範囲】
1. （１）半絶縁性半導体基板、該半導体基板の表面に形成
   された動作層ならびに該動作層」二に形成されたソース
   電極、ショットキー電極及びドレイン電極を備えたショ
   ットキーゲート電界効果トランジスクにおいて、前記動
   作層が所定のピンチオフ電圧を与えるような深さ方向の
   不純物分布を有して＋’＋ｉＪ記ゲー１〜電極下に形成
   されている第１の部分と該第１の部分に接してそのソー
   ス側に形成された第２の部分さらにドレイン側に形成さ
   れた第３の部分とから構成されており、該第２及び第３
   の動作層の表面近くに、ｔ〕・ける不純物濃度は、前記
   第１の動作層の表面近くの不純物濃度とほぼ同じかまた
   は小さくかつ該第２の動作層の単位面積当りの不純物数
   は第１の動作層の単位面積当りの不純物数よりも大きく
   ドーピングがなされており、また該第３の動作層にはゲ
   ー）・ドレイン間の逆方向耐圧を劣化させない範囲内の
   ドーピングが行なわれている事を特長とするシヲソトキ
   ーゲート電界効果トランジスク。