JPH0242250B2 - - Google Patents
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- Publication number
- JPH0242250B2 JPH0242250B2 JP11281683A JP11281683A JPH0242250B2 JP H0242250 B2 JPH0242250 B2 JP H0242250B2 JP 11281683 A JP11281683 A JP 11281683A JP 11281683 A JP11281683 A JP 11281683A JP H0242250 B2 JPH0242250 B2 JP H0242250B2
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- gate
- current source
- constant current
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001052 transient effect Effects 0.000 description 20
- 230000007257 malfunction Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
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- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、TD交換機加入者回路等に用いられ
る高耐圧サイリスタスイツチのdv／dt耐量を向
上せしめる電子回路に関するものである。
る高耐圧サイリスタスイツチのdv／dt耐量を向
上せしめる電子回路に関するものである。
（従来技術）
従来のこの種電子回路は第１図に示すように定
電流源７の出力を、直接サイリスタ１のＰゲート
に接続し、前記サイリスタ１のＰゲートとカソー
ド３の間に抵抗８を接続し、かつそれぞれコレク
タとエミツタを接続したNPNトランジスタ６と、
前記サイリスタ１のアノード２にエミツタ、前記
NPNトランジスタ６のベースにコレクタを接続
し、ベースを開放にしたPNPトランジスタ５よ
り構成されており、カソード３がＰゲート駆動電
圧よりも低い方向に急激な電位変動がおこると、
不動作状態にしてある前記定電流源７から過渡電
流が流れ、Ｐゲート駆動を行なう方向に動作す
る。このとき、前記PNPトランジスタ５からの
過渡電流によつて前記NPNトランジスタ６のベ
ースが駆動されて動作し、サイリスタ１のＰゲー
トと、カソード３間をクランプするが、NPNト
ランジスタ６のコレクタ電流は数mA〜数十mA
にも達し、クランプしきれない場合には、サイリ
スタ１は誤動作してしまう。
電流源７の出力を、直接サイリスタ１のＰゲート
に接続し、前記サイリスタ１のＰゲートとカソー
ド３の間に抵抗８を接続し、かつそれぞれコレク
タとエミツタを接続したNPNトランジスタ６と、
前記サイリスタ１のアノード２にエミツタ、前記
NPNトランジスタ６のベースにコレクタを接続
し、ベースを開放にしたPNPトランジスタ５よ
り構成されており、カソード３がＰゲート駆動電
圧よりも低い方向に急激な電位変動がおこると、
不動作状態にしてある前記定電流源７から過渡電
流が流れ、Ｐゲート駆動を行なう方向に動作す
る。このとき、前記PNPトランジスタ５からの
過渡電流によつて前記NPNトランジスタ６のベ
ースが駆動されて動作し、サイリスタ１のＰゲー
トと、カソード３間をクランプするが、NPNト
ランジスタ６のコレクタ電流は数mA〜数十mA
にも達し、クランプしきれない場合には、サイリ
スタ１は誤動作してしまう。
従つて、従来回路においては、Ｐゲート駆動回
路として付加した、不動作状態にある定電流源７
からの過渡電流によるサイリスタ１のdv／dt耐
量の劣化を防止しきれない欠点があるとともに、
前記NPNトランジスタ６のベースは、前記PNP
トランジスタ５からの少ない過渡電流によつて駆
動されるため、前記NPNトランジスタ６の電流
増幅率は、極めて大きくする必要があり、特に集
積化した場合には、プロセス管理が厳しくなる欠
点があつた。
路として付加した、不動作状態にある定電流源７
からの過渡電流によるサイリスタ１のdv／dt耐
量の劣化を防止しきれない欠点があるとともに、
前記NPNトランジスタ６のベースは、前記PNP
トランジスタ５からの少ない過渡電流によつて駆
動されるため、前記NPNトランジスタ６の電流
増幅率は、極めて大きくする必要があり、特に集
積化した場合には、プロセス管理が厳しくなる欠
点があつた。
（発明の目的）
本発明は、このような従来の欠点を除去するた
め、定電流源部と、サイリスタＰゲート間に抵抗
を接続し、さらに前記定電流源部とNPNトラン
ジスタのベース間にダイオードを接続することに
より、電流スイツチを構成し、dv／dtによる過
渡電流のバイパス能力を増大することによりサイ
リスタのdv／dt耐量を大きくするようにしたも
のである。以下本発明の一実施例を図面により詳
細に説明する。
め、定電流源部と、サイリスタＰゲート間に抵抗
を接続し、さらに前記定電流源部とNPNトラン
ジスタのベース間にダイオードを接続することに
より、電流スイツチを構成し、dv／dtによる過
渡電流のバイパス能力を増大することによりサイ
リスタのdv／dt耐量を大きくするようにしたも
のである。以下本発明の一実施例を図面により詳
細に説明する。
（発明の構成）
第２図は本発明電子スイツチ回路の一実施例を
示す図で、１はサイリスタ、２はアノード、３は
カソード、４は駆動部電源端子、５はPNPトラ
ンジスタ、６はNPNトランジスタ、７は定電流
源、８は抵抗で、従来と同一の回路を構成する。
この回路の定電流源７とサイリスタ１のＰゲート
との間に抵抗９を、また、前記定電流源７にダイ
オード１０のアノードを前記NPNトランジスタ
６のベースにカソードを接続したものである。こ
れを動作するには、サイリスタ１のアノード２
に、ブレイクダウン電圧を越えない任意の電圧を
印加しておき、カソード３に、アノード２の印加
電圧より低く、かつ電源端子４よりも低い電圧を
与え、定電流源７より電流を流すと、抵抗８に一
部分流するが、大部分はサイリスタ１のＰゲート
に流れ込み、これがトリガ電流となつて、サイリ
スタ１が導通する。
示す図で、１はサイリスタ、２はアノード、３は
カソード、４は駆動部電源端子、５はPNPトラ
ンジスタ、６はNPNトランジスタ、７は定電流
源、８は抵抗で、従来と同一の回路を構成する。
この回路の定電流源７とサイリスタ１のＰゲート
との間に抵抗９を、また、前記定電流源７にダイ
オード１０のアノードを前記NPNトランジスタ
６のベースにカソードを接続したものである。こ
れを動作するには、サイリスタ１のアノード２
に、ブレイクダウン電圧を越えない任意の電圧を
印加しておき、カソード３に、アノード２の印加
電圧より低く、かつ電源端子４よりも低い電圧を
与え、定電流源７より電流を流すと、抵抗８に一
部分流するが、大部分はサイリスタ１のＰゲート
に流れ込み、これがトリガ電流となつて、サイリ
スタ１が導通する。
次に、前記状態において、定電流源７を不動作
状態にし、かつ、カソード３を、それまでの印加
電圧状態より低い方向に急激な電位変化を与える
と、電源端子４から定電流源７の容量成分を介
し、抵抗９を通して、過渡電流が流れ、サイリス
タ１のＰゲートを駆動しようとするが、過渡電流
が大きいと、抵抗９の電位降下が大きくなり、ダ
イオード１０側に分流し、NPNトランジスタ６
のベースを駆動するとともに、PNPトランジス
タ５からの過渡電流もNPNトランジスタ６のベ
ースに入力し、前記NPNトランジスタ６のコレ
クタで前記定電流源７からの過渡電流と、サイリ
スタ１のＰゲートから各接合を通る過渡電流を吸
収し、サイリスタ１のゲート・カソード間電圧を
クランプするため、dv／dtによるサイリスタ１
の誤動作が防止される。このようにサイリスタ１
のアノード２にブレイクダウン電圧をこえない任
意の電圧を印加し、定電流源７を不動作状態にし
ておき、カソード３に電源端子４より低い方向に
急激な電位変化を与えると、定電流源７の容量を
介して電源端子４→定電流源７→抵抗９→サイリ
スタ１のＰゲートのルートで過渡電流が流れ、一
部の電流は抵抗８を通じてバイパスされるが、大
部分の過渡電流は、サイリスタ１のＰゲートに流
れ込み、サイリスタ１を誤動作させようとすると
同時に、前記の過渡電流は抵抗９を流れ、電位降
下を発生するので定電流源７と抵抗９との接続点
の電圧は、過渡電流をiT、サイリスタ１のＰゲー
ト・カソード間電圧をVGK、抵抗９をＲとすると
カソード３からみると、Ｒ・iT＋VGKとなり、こ
れが、ダイオード１０（順方向電位降下をVFと
する）と、NPNトランジスタ６のベース・エミ
ツタ間電位降下VBEとの和、（即ち、VF＋VBE）よ
りも大きくなつた時に過渡電流iTは、ダイオード
１０に流れ、トランジスタ６のベースに入力し、
増幅され、トランジスタ６は、より多くのコレク
タ電流を流し、飽和状態を保つことができるとと
もに、NPNトランジスタ６のベースには、PNP
トランジスタ５からの過渡電流も入力するので、
より多くのコレクタ電流を流すことが可能であ
り、サイリスタ１のゲート・カソード間を確実に
クランプできるのでdv／dt耐量が大きくできる
とともに、NPNトランジスタ６のベース駆動電
流が多いので、電流増幅率の最低保証値を引き下
げることができるため、集積化した場合にプロセ
ス管理を、厳しくする必要がない。
状態にし、かつ、カソード３を、それまでの印加
電圧状態より低い方向に急激な電位変化を与える
と、電源端子４から定電流源７の容量成分を介
し、抵抗９を通して、過渡電流が流れ、サイリス
タ１のＰゲートを駆動しようとするが、過渡電流
が大きいと、抵抗９の電位降下が大きくなり、ダ
イオード１０側に分流し、NPNトランジスタ６
のベースを駆動するとともに、PNPトランジス
タ５からの過渡電流もNPNトランジスタ６のベ
ースに入力し、前記NPNトランジスタ６のコレ
クタで前記定電流源７からの過渡電流と、サイリ
スタ１のＰゲートから各接合を通る過渡電流を吸
収し、サイリスタ１のゲート・カソード間電圧を
クランプするため、dv／dtによるサイリスタ１
の誤動作が防止される。このようにサイリスタ１
のアノード２にブレイクダウン電圧をこえない任
意の電圧を印加し、定電流源７を不動作状態にし
ておき、カソード３に電源端子４より低い方向に
急激な電位変化を与えると、定電流源７の容量を
介して電源端子４→定電流源７→抵抗９→サイリ
スタ１のＰゲートのルートで過渡電流が流れ、一
部の電流は抵抗８を通じてバイパスされるが、大
部分の過渡電流は、サイリスタ１のＰゲートに流
れ込み、サイリスタ１を誤動作させようとすると
同時に、前記の過渡電流は抵抗９を流れ、電位降
下を発生するので定電流源７と抵抗９との接続点
の電圧は、過渡電流をiT、サイリスタ１のＰゲー
ト・カソード間電圧をVGK、抵抗９をＲとすると
カソード３からみると、Ｒ・iT＋VGKとなり、こ
れが、ダイオード１０（順方向電位降下をVFと
する）と、NPNトランジスタ６のベース・エミ
ツタ間電位降下VBEとの和、（即ち、VF＋VBE）よ
りも大きくなつた時に過渡電流iTは、ダイオード
１０に流れ、トランジスタ６のベースに入力し、
増幅され、トランジスタ６は、より多くのコレク
タ電流を流し、飽和状態を保つことができるとと
もに、NPNトランジスタ６のベースには、PNP
トランジスタ５からの過渡電流も入力するので、
より多くのコレクタ電流を流すことが可能であ
り、サイリスタ１のゲート・カソード間を確実に
クランプできるのでdv／dt耐量が大きくできる
とともに、NPNトランジスタ６のベース駆動電
流が多いので、電流増幅率の最低保証値を引き下
げることができるため、集積化した場合にプロセ
ス管理を、厳しくする必要がない。
また、サイリスタ１のＰゲートの定常駆動状態
（サイリスタ１を駆動するため定電流源７より、
Ｐゲートに、電流を流している状態）において
は、前記ダイオード１０側に電流が流れてはいけ
ないので、下記(1)，(2)式を満足できるような抵抗
８の値Ｒを定める必要がある。
（サイリスタ１を駆動するため定電流源７より、
Ｐゲートに、電流を流している状態）において
は、前記ダイオード１０側に電流が流れてはいけ
ないので、下記(1)，(2)式を満足できるような抵抗
８の値Ｒを定める必要がある。
VF＋VBE−VGK／iD＞Ｒ＞
VF＋VBE−VGK／iT ……(1)
VF＋VBE−VCE／iD＞Ｒ＞
VF＋VBE−VCE／iT ……(2)
ここで(1)式は定電流源７からの過渡電流が、ダ
イオード１０に切り替るときの条件で、(2)式は切
り替つた後の抵抗９の設定値条件である。
イオード１０に切り替るときの条件で、(2)式は切
り替つた後の抵抗９の設定値条件である。
ここでVF；ダイオード１０の順方向電位降下、
VBE；NPNトランジスタ６のベース・エミツタ
間電圧、VGK；サイリスタ１のゲート・カソード
間電位降下、VCE；NPNトランジスタ６のコレ
クタ・エミツタ間電圧、iD；定電流源７の出力電
流（定常時Ｐゲート駆動電流）、iT；サイリスタ
１のカソードに急激な電位変化を与えたときの定
電流源７からの過渡電流である。
VBE；NPNトランジスタ６のベース・エミツタ
間電圧、VGK；サイリスタ１のゲート・カソード
間電位降下、VCE；NPNトランジスタ６のコレ
クタ・エミツタ間電圧、iD；定電流源７の出力電
流（定常時Ｐゲート駆動電流）、iT；サイリスタ
１のカソードに急激な電位変化を与えたときの定
電流源７からの過渡電流である。
いま、iD＝0.4〜0.6mA、VF＝VGK＝0.7V、VBE
＝0.6V、VCE＝0.3Vとすると、各素子の温度係数
等を考慮すると、Ｒの値は、500Ω〜1kΩとな
り、集積化した場合には、拡散抵抗等で簡単に実
現できる。
＝0.6V、VCE＝0.3Vとすると、各素子の温度係数
等を考慮すると、Ｒの値は、500Ω〜1kΩとな
り、集積化した場合には、拡散抵抗等で簡単に実
現できる。
（発明の効果）
以上詳細に説明したように本発明は定電流源か
らのdv／dtによる過渡電流を検出し、一定値以
上の電流は誤動作電流と見なし、抵抗とダイオー
ドによつてこれを自動的に切替え、誤動作電流を
誤動作防止回路の駆動電流とする回路を有してい
るため、極めてdv／dt耐量の大きいサイリスタ
を用いた電子スイツチが得られる効果がある。し
たがつて外部からの高電圧で、かつ急激な変化を
する雑音が多い交換機加入者回路等に利用するこ
とができる。
らのdv／dtによる過渡電流を検出し、一定値以
上の電流は誤動作電流と見なし、抵抗とダイオー
ドによつてこれを自動的に切替え、誤動作電流を
誤動作防止回路の駆動電流とする回路を有してい
るため、極めてdv／dt耐量の大きいサイリスタ
を用いた電子スイツチが得られる効果がある。し
たがつて外部からの高電圧で、かつ急激な変化を
する雑音が多い交換機加入者回路等に利用するこ
とができる。
第１図は従来のdv／dt耐策を実施した電子ス
イツチ回路図、第２図は本発明電子スイツチ回路
の一実施例を示す回路図である。 １……サイリスタ、２……アノード、３……カ
ソード、４……駆動部電源端子、５……PNPト
ランジスタ、６……NPNトランジスタ、７……
定電流源、８，９……抵抗、１０……ダイオー
ド。
イツチ回路図、第２図は本発明電子スイツチ回路
の一実施例を示す回路図である。 １……サイリスタ、２……アノード、３……カ
ソード、４……駆動部電源端子、５……PNPト
ランジスタ、６……NPNトランジスタ、７……
定電流源、８，９……抵抗、１０……ダイオー
ド。
Claims (1)
- １ サイリスタのＰゲートとカソードの間に、そ
れぞれコレクタとエミツタを接続したNPNトラ
ンジスタと、これに並列に抵抗を接続し、前記
NPNトランジスタのベースと前記サイリスタの
アノードに、それぞれコレクタとエミツタを接続
し、ベースを開放にしたPNPトランジスタと、
前記サイリスタのＰゲートに定電流源を接続した
回路において、前記定電流源と前記サイリスタの
Ｐゲートとの間に接続された抵抗と、前記定電流
源にアノード、前記NPNトランジスタのベース
にカソードを接続したダイオードを有することを
特徴とする電子スイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11281683A JPS605626A (ja) | 1983-06-24 | 1983-06-24 | 電子スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11281683A JPS605626A (ja) | 1983-06-24 | 1983-06-24 | 電子スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605626A JPS605626A (ja) | 1985-01-12 |
| JPH0242250B2 true JPH0242250B2 (ja) | 1990-09-21 |
Family
ID=14596245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11281683A Granted JPS605626A (ja) | 1983-06-24 | 1983-06-24 | 電子スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605626A (ja) |
-
1983
- 1983-06-24 JP JP11281683A patent/JPS605626A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS605626A (ja) | 1985-01-12 |
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