JPH0244152B2 - - Google Patents
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- JPH0244152B2 JPH0244152B2 JP59104931A JP10493184A JPH0244152B2 JP H0244152 B2 JPH0244152 B2 JP H0244152B2 JP 59104931 A JP59104931 A JP 59104931A JP 10493184 A JP10493184 A JP 10493184A JP H0244152 B2 JPH0244152 B2 JP H0244152B2
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- Japan
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- substrate
- oxygen
- well
- mos transistor
- latch
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、Ｎ基板を用いた相補型MOS集積
回路装置（CMOS IC）に係わり、酸素ドナを発
生させることによりラツチアツプ耐量を増大させ
る製造方法に関するものである。
回路装置（CMOS IC）に係わり、酸素ドナを発
生させることによりラツチアツプ耐量を増大させ
る製造方法に関するものである。
従来、Ｎ基板を用いたCMOS ICは第１図に示
す構造をしている。ここでは、CMOSとして基
本的な回路のインバータを例にとつている。この
図において、１はN-基板、２はＰウエル、３，
３′，３″はP+拡散層、４，４′はN+拡散層、５
はゲート酸化膜、６は多結晶シリコン、７は
CVD酸化膜、８は電極配線、INは入力端、OUT
は出力端、VSS，VDDは電源である。また、Tr１
はＮチヤンネルMOSトランジスタ、Tr２はＰチ
ヤンネルMOSトランジスタを示す。
す構造をしている。ここでは、CMOSとして基
本的な回路のインバータを例にとつている。この
図において、１はN-基板、２はＰウエル、３，
３′，３″はP+拡散層、４，４′はN+拡散層、５
はゲート酸化膜、６は多結晶シリコン、７は
CVD酸化膜、８は電極配線、INは入力端、OUT
は出力端、VSS，VDDは電源である。また、Tr１
はＮチヤンネルMOSトランジスタ、Tr２はＰチ
ヤンネルMOSトランジスタを示す。
CMOS ICは低消費電力で論理振幅が大きくノ
イズマージンが大きい等長所を持つており、超
LSIではNMOSに取つて置き換わるものと期待さ
れている。
イズマージンが大きい等長所を持つており、超
LSIではNMOSに取つて置き換わるものと期待さ
れている。
ところが、CMOS構造では、寄生サイリスタ
動作によりラツチアツプ現象が起き易く、微細化
に伴いますます深刻な問題となつている。
動作によりラツチアツプ現象が起き易く、微細化
に伴いますます深刻な問題となつている。
第１図において、ラツチアツプ発生の原因を説
明する。もし、出力端OUTからの雑音電流が
入つた場合には、Ｐチヤンネルのドレインである
P+拡散層３′からホールが注入され、横型寄生
PNPトランジスタがオン状態となり、Ｐウエル
２内にコレクタ電流（ホール）が流れ、Ｐウエル
２の電位が上昇する。この時、Ｐウエル２の電位
が拡散ポテンシヤルより高くなると、Ｎチヤンネ
ルMOSトランジスタTr１のソースは順バイアス
となり、縦型寄生NPNトランジスタがオン状態
となり、N-基板１にコレクタ電流（電子）が流
入し、N-基板１の電位が降下してＰチヤンネル
MOSトランジスタTr２のソース（P+拡散層３）
側が順バイアスとなり、横型寄生PNPトランジ
スタがオン状態となつてＰウエル２にホールを注
入する。このように正帰還がかゝり、電源を切ら
ないと電源VDD−VSS間に異常電流が流れ続け、
最後にはICも破壊してしまう。
明する。もし、出力端OUTからの雑音電流が
入つた場合には、Ｐチヤンネルのドレインである
P+拡散層３′からホールが注入され、横型寄生
PNPトランジスタがオン状態となり、Ｐウエル
２内にコレクタ電流（ホール）が流れ、Ｐウエル
２の電位が上昇する。この時、Ｐウエル２の電位
が拡散ポテンシヤルより高くなると、Ｎチヤンネ
ルMOSトランジスタTr１のソースは順バイアス
となり、縦型寄生NPNトランジスタがオン状態
となり、N-基板１にコレクタ電流（電子）が流
入し、N-基板１の電位が降下してＰチヤンネル
MOSトランジスタTr２のソース（P+拡散層３）
側が順バイアスとなり、横型寄生PNPトランジ
スタがオン状態となつてＰウエル２にホールを注
入する。このように正帰還がかゝり、電源を切ら
ないと電源VDD−VSS間に異常電流が流れ続け、
最後にはICも破壊してしまう。
一方、出力端OUTにの雑音電流が入つた場
合には、ＮチヤンネルMOSトランジスタTr１の
ドレインであるN+拡散層４′から電子が注入され
N-基板１に電子が入ることにより、上記と同じ
理由でラツチアツプが起きる。ラツチアツプ耐量
の増大法として上記の原理から、横型寄生PNP
トランジスタと縦型寄生NPNトランジスタの電
流増幅率を低下させる方法があるが、微細化に伴
いこの方法には限界があることは周知の事実であ
る。一方、Ｐウエル２あるいはN-基板１の電位
の変動を抑制する方法としては、例えば第１図に
示すように、ソースであるN+拡散層４の近くに
電位を安定化させるためにN+拡散層４と逆導電
型のP+拡散層３″を設けてN+拡散層４と共通に
連結する（共通コンタクト）方法が採用されてい
る。
合には、ＮチヤンネルMOSトランジスタTr１の
ドレインであるN+拡散層４′から電子が注入され
N-基板１に電子が入ることにより、上記と同じ
理由でラツチアツプが起きる。ラツチアツプ耐量
の増大法として上記の原理から、横型寄生PNP
トランジスタと縦型寄生NPNトランジスタの電
流増幅率を低下させる方法があるが、微細化に伴
いこの方法には限界があることは周知の事実であ
る。一方、Ｐウエル２あるいはN-基板１の電位
の変動を抑制する方法としては、例えば第１図に
示すように、ソースであるN+拡散層４の近くに
電位を安定化させるためにN+拡散層４と逆導電
型のP+拡散層３″を設けてN+拡散層４と共通に
連結する（共通コンタクト）方法が採用されてい
る。
第１図ではＰチヤンネルMOSトランジスタTr
２のソース側、すなわちP+拡散層３側では共通
コンタクトを使用していないが、一般的にはラツ
チアツプを防ぐために共通コンタクトが採用され
ている。しかしながら、例えばスタテイツク
RAMのように、メモリサイズを小さくするため
には共通コンタクトが取れず、第１図のような構
造になることも多く、ラツチアツプ耐量が低い原
因となつている。また、Ｐウエル２およびN-基
板１の電位の変動を防ぐために、Ｐウエル２の濃
度およびN-基板１の濃度を上げることもラツチ
アツプを防止する手段であるが、N-基板１の不
純物濃度を上昇させると、Ｐウエル２の不純物濃
度を上げる必要が生じ、しきい値VTHの制御が非
常に困難である。この欠点を補うために、第２図
に示すように、高濃度基板９上にN-エピタキシ
ヤル層１０を形成する方法があるが、エピタキシ
ヤル成長時に生ずるオートドービングによつてし
きい値VTHがばらつき、また、価格の上昇あるい
はエピタキシヤル成長に伴う欠陥の発生があるな
どの欠点があつた。
２のソース側、すなわちP+拡散層３側では共通
コンタクトを使用していないが、一般的にはラツ
チアツプを防ぐために共通コンタクトが採用され
ている。しかしながら、例えばスタテイツク
RAMのように、メモリサイズを小さくするため
には共通コンタクトが取れず、第１図のような構
造になることも多く、ラツチアツプ耐量が低い原
因となつている。また、Ｐウエル２およびN-基
板１の電位の変動を防ぐために、Ｐウエル２の濃
度およびN-基板１の濃度を上げることもラツチ
アツプを防止する手段であるが、N-基板１の不
純物濃度を上昇させると、Ｐウエル２の不純物濃
度を上げる必要が生じ、しきい値VTHの制御が非
常に困難である。この欠点を補うために、第２図
に示すように、高濃度基板９上にN-エピタキシ
ヤル層１０を形成する方法があるが、エピタキシ
ヤル成長時に生ずるオートドービングによつてし
きい値VTHがばらつき、また、価格の上昇あるい
はエピタキシヤル成長に伴う欠陥の発生があるな
どの欠点があつた。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、エピタキシヤル
層を形成することなく、Ｎ型基板の濃度を上げ、
かつ、半導体表面は低濃度のままとし、しきい値
VTHの制御が容易でラツチアツプ耐量を大幅に増
大することができる相補型MOS集積回路を提供
することを目的としている。以下この発明の一実
施例を図面について説明する。
除去するためになされたもので、エピタキシヤル
層を形成することなく、Ｎ型基板の濃度を上げ、
かつ、半導体表面は低濃度のままとし、しきい値
VTHの制御が容易でラツチアツプ耐量を大幅に増
大することができる相補型MOS集積回路を提供
することを目的としている。以下この発明の一実
施例を図面について説明する。
高濃度酸素を含むN-基板、例えば20Ωcmで酸
素濃度が1.8×1018cm-3の基板を高温、例えば1150
℃で熱処理すると酸素は外方拡散され、第３図ａ
のイ，ロに示すような酸素濃度プロフアイルとな
る。これを低温、例えば450℃で十数時間ないし
数十時間熱処理を施すと１〜３×1016cm-3の酸素
ドナが発生するが、N-基板１の表面では酸素が
少ないためほとんど酸素ドナが発生しておらず、
20Ωcmに相当する不純物濃度になつている。これ
を第３図ｂのイ，ロに示す。
素濃度が1.8×1018cm-3の基板を高温、例えば1150
℃で熱処理すると酸素は外方拡散され、第３図ａ
のイ，ロに示すような酸素濃度プロフアイルとな
る。これを低温、例えば450℃で十数時間ないし
数十時間熱処理を施すと１〜３×1016cm-3の酸素
ドナが発生するが、N-基板１の表面では酸素が
少ないためほとんど酸素ドナが発生しておらず、
20Ωcmに相当する不純物濃度になつている。これ
を第３図ｂのイ，ロに示す。
このことは、トランジスタを通常のフローと全
く同じ方法で形成することができることを意味し
ている。ただし、酸素ドナは500〜550℃以上で短
時間に消滅するが、温度さえ上げなければ安定で
ある。つまり、酸素ドナを発生させる熱処理は、
できるだけ後工程、例えば電極配線直前に行い、
その後は450℃以上の熱処理にさらされることが
ないようにすべきであるが、通常、電極形成のた
めの金属蒸着後のプロセスフローは上記を満足し
ているため、特に問題となることがない。
く同じ方法で形成することができることを意味し
ている。ただし、酸素ドナは500〜550℃以上で短
時間に消滅するが、温度さえ上げなければ安定で
ある。つまり、酸素ドナを発生させる熱処理は、
できるだけ後工程、例えば電極配線直前に行い、
その後は450℃以上の熱処理にさらされることが
ないようにすべきであるが、通常、電極形成のた
めの金属蒸着後のプロセスフローは上記を満足し
ているため、特に問題となることがない。
具体的には、Ｐウエル２を形成する以前に酸素
を外方拡散させ、その後電極配線８用の金属蒸着
までは通常のMOSプロセスを行う。その後、低
温熱処理にて酸素ドナを発生させた後、金属蒸着
を行い、パターニングして電極配線８を形成後パ
ツシベーシヨン工程を行う。この時、N-基板１
の裏面の最表面は酸素ドナは発生しておらず、高
抵抗となつているため裏面研磨する必要がある。
を外方拡散させ、その後電極配線８用の金属蒸着
までは通常のMOSプロセスを行う。その後、低
温熱処理にて酸素ドナを発生させた後、金属蒸着
を行い、パターニングして電極配線８を形成後パ
ツシベーシヨン工程を行う。この時、N-基板１
の裏面の最表面は酸素ドナは発生しておらず、高
抵抗となつているため裏面研磨する必要がある。
以上の方法によれば、N-基板１上にN-エピタ
キシヤル層を形成したと同じ理由でラツチアツプ
耐量が大きくなり、かつ、安価で安定した相補型
MOS集積回路を作ることができる。
キシヤル層を形成したと同じ理由でラツチアツプ
耐量が大きくなり、かつ、安価で安定した相補型
MOS集積回路を作ることができる。
第４図はこの発明による相補型MOS集積回路
の断面図を示し、１１は酸素ドナを発生させたＮ
基板であり、その他は第１図と同じである。
の断面図を示し、１１は酸素ドナを発生させたＮ
基板であり、その他は第１図と同じである。
なお、上記実施例では、ＰチヤンネルMOSト
ランジスタ用にはＮウエルを形成していないが、
Ｎウエルを形成しても同じ効果があることはもち
ろんのことである。
ランジスタ用にはＮウエルを形成していないが、
Ｎウエルを形成しても同じ効果があることはもち
ろんのことである。
また、上記実施例では、Ｐウエル形成前に酸素
の外方拡散を行つているが、通常、ウエル形成時
には高温に長時間保持され、酸素が十分外方拡散
されることもあるため、低温熱処理のみで上記の
目的を達することもある。
の外方拡散を行つているが、通常、ウエル形成時
には高温に長時間保持され、酸素が十分外方拡散
されることもあるため、低温熱処理のみで上記の
目的を達することもある。
以上説明したように、この発明は、高濃度酸素
を含むN-基板を高温にて酸素を外方に拡散する
工程と、450℃近辺で長時間熱処理して酸素ドナ
を発生させる工程を有するので、N-基板上にN-
エピタキシヤル層を形成したのと同じとなり、
N-基板の内部のみ選択的に不純物が高濃度にで
きるため、ラツチアツプ耐量が大きく、大きなプ
ロセスの変更を伴うことなく、CMOS ICを作る
ことができる利点がある。
を含むN-基板を高温にて酸素を外方に拡散する
工程と、450℃近辺で長時間熱処理して酸素ドナ
を発生させる工程を有するので、N-基板上にN-
エピタキシヤル層を形成したのと同じとなり、
N-基板の内部のみ選択的に不純物が高濃度にで
きるため、ラツチアツプ耐量が大きく、大きなプ
ロセスの変更を伴うことなく、CMOS ICを作る
ことができる利点がある。
第１図は従来のCMOS集積回路の断面図、第
２図はN+基板にN-エピタキシヤル層を形成した
従来のCMOS集積回路の断面図、第３図ａ，ｂ
は酸素濃度と酸素ドナの発生分布をそれぞれ示す
図で、各イ図はN-基板の断面図、各ロ図は酸素
濃度と酸素ドナ量のプロフアイルを示し、第４図
はこの発明の一実施例による相補型MOS集積回
路の断面図である。 図中、１はN-基板、２はＰウエル、３，３′，
３″はP+拡散層、４，４′はN+拡散層、５はゲー
ト酸化膜、６は多結晶シリコン、７はCVD酸化
膜、８は電極配線、１１はＮ基板である。なお、
図中の同一符号は同一または相当部分を示す。
２図はN+基板にN-エピタキシヤル層を形成した
従来のCMOS集積回路の断面図、第３図ａ，ｂ
は酸素濃度と酸素ドナの発生分布をそれぞれ示す
図で、各イ図はN-基板の断面図、各ロ図は酸素
濃度と酸素ドナ量のプロフアイルを示し、第４図
はこの発明の一実施例による相補型MOS集積回
路の断面図である。 図中、１はN-基板、２はＰウエル、３，３′，
３″はP+拡散層、４，４′はN+拡散層、５はゲー
ト酸化膜、６は多結晶シリコン、７はCVD酸化
膜、８は電極配線、１１はＮ基板である。なお、
図中の同一符号は同一または相当部分を示す。
Claims (1)
- １ 高濃度酸素を含むN-基板を高温にて酸素を
外方拡散する工程と、少なくともＰウエルを設
け、前記N-基板中にＰチヤンネルのMOSトラン
ジスタを、また、前記Ｐウエル内にＮチヤンネル
のMOSトランジスタを形成する工程と、450℃近
辺で長時間熱処理して酸素ドナを発生させる工程
とを含むことを特徴とする相補型MOS集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104931A JPS615568A (ja) | 1984-05-22 | 1984-05-22 | 相補型ｍｏｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104931A JPS615568A (ja) | 1984-05-22 | 1984-05-22 | 相補型ｍｏｓ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615568A JPS615568A (ja) | 1986-01-11 |
| JPH0244152B2 true JPH0244152B2 (ja) | 1990-10-02 |
Family
ID=14393839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59104931A Granted JPS615568A (ja) | 1984-05-22 | 1984-05-22 | 相補型ｍｏｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615568A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612801B2 (ja) * | 1981-08-25 | 1994-02-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPS58143563A (ja) * | 1982-02-22 | 1983-08-26 | Hitachi Ltd | 半導体装置の製造方法 |
-
1984
- 1984-05-22 JP JP59104931A patent/JPS615568A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS615568A (ja) | 1986-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |