JPS615568A - 相補型ｍｏｓ集積回路の製造方法 - Google Patents
相補型ｍｏｓ集積回路の製造方法Info
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- JPS615568A JPS615568A JP59104931A JP10493184A JPS615568A JP S615568 A JPS615568 A JP S615568A JP 59104931 A JP59104931 A JP 59104931A JP 10493184 A JP10493184 A JP 10493184A JP S615568 A JPS615568 A JP S615568A
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、Ｎ基板を用いた相補型ＭＯＳ集積回路装置
（０ＭＯＳＩＣ）Ｋ係わり、酸素ドナを発生させること
によりラッチアップ耐量を増大させる製造方法に関する
ものである。
（０ＭＯＳＩＣ）Ｋ係わり、酸素ドナを発生させること
によりラッチアップ耐量を増大させる製造方法に関する
ものである。
従来、Ｎ基板を用いｙ、＝ＣＭＯＳＩＣは第１図に示す
構造ｔしている。ここでは、０ＭＯＳとして基本的な回
路のインバータ７例にとっている。
構造ｔしている。ここでは、０ＭＯＳとして基本的な回
路のインバータ７例にとっている。
この図において、１はＮ−基板、２はＰウェル、３、ｓ
’、ｆはＰ＋拡散層、４，４′はＮ＋拡散層、５はゲー
ト酸化膜、６は多結晶シリコン、７はＣ’ＶＤ酸化膜、
８は電極配線、ＩＮは入方端、ＯＵＴは出力端、■８Ｂ
、■ＤＤは電源である。また、７ｒｌはＮチャンネルＭ
ＯＳトランジスタ、Ｔｒ ２はＰチャンネルＭＯＳ）ラ
ンリスクを示す。
’、ｆはＰ＋拡散層、４，４′はＮ＋拡散層、５はゲー
ト酸化膜、６は多結晶シリコン、７はＣ’ＶＤ酸化膜、
８は電極配線、ＩＮは入方端、ＯＵＴは出力端、■８Ｂ
、■ＤＤは電源である。また、７ｒｌはＮチャンネルＭ
ＯＳトランジスタ、Ｔｒ ２はＰチャンネルＭＯＳ）ラ
ンリスクを示す。
０ＭＯＳＩＣは低消費電力で論理振幅が太き（ノイズマ
ージンが大きい等長所を持っており、超ＬＳＩではＮＭ
ｏ８Ｋ取って置き換わるものと期待されている。
ージンが大きい等長所を持っており、超ＬＳＩではＮＭ
ｏ８Ｋ取って置き換わるものと期待されている。
ところが、０ＭＯＳ構造では、寄生サイリスク動作によ
りラッチアップ現象が起き易く、微細化に伴いま丁ま丁
深刻な問題となっている。
りラッチアップ現象が起き易く、微細化に伴いま丁ま丁
深刻な問題となっている。
第１図において、ラッチアンプ発生の原因を説明する。
もし、出力端ＯＵＴから■の雑音電流が入った場合には
、ＰチャンネルのドレインであるＰ 拡散層３′からホ
ールが注入さｎ、横型寄生ＰＮＰトランジリスかオン状
態となり、Ｐフェル２内にコンフタ電流（ホール）が流
れ、Ｐシェル２の電位が上昇する。この時、Ｐシェル２
の、電位が拡散ポテンシャルより高くなると、Ｎチャン
ネルＭＯＳ）ランリスタＴｒｌ のソースは順バイアス
となり、縦型寄生ＮＰＮ ）ランリスタがオン状態とな
り、Ｎ−基板１にフレフタ電流（電子ンが流入し、Ｎ−
基板１の電位が降下してＰチャンネルＭＯＳ）ランジス
タ丁ｒ２のソース（Ｐ拡散層３）側か順バイアスとなり
、積属寄生ＰＮＰ）ランリスタがオン状態となってＰフ
ェル２！ＩＣホールを注入する。このように正帰還がか
へり、電源を切らないと電源ＶＤ、 −Ｖ、、間に異常
電流が流れ続け、最後にはＩＣも破壊してしまう。
、ＰチャンネルのドレインであるＰ 拡散層３′からホ
ールが注入さｎ、横型寄生ＰＮＰトランジリスかオン状
態となり、Ｐフェル２内にコンフタ電流（ホール）が流
れ、Ｐシェル２の電位が上昇する。この時、Ｐシェル２
の、電位が拡散ポテンシャルより高くなると、Ｎチャン
ネルＭＯＳ）ランリスタＴｒｌ のソースは順バイアス
となり、縦型寄生ＮＰＮ ）ランリスタがオン状態とな
り、Ｎ−基板１にフレフタ電流（電子ンが流入し、Ｎ−
基板１の電位が降下してＰチャンネルＭＯＳ）ランジス
タ丁ｒ２のソース（Ｐ拡散層３）側か順バイアスとなり
、積属寄生ＰＮＰ）ランリスタがオン状態となってＰフ
ェル２！ＩＣホールを注入する。このように正帰還がか
へり、電源を切らないと電源ＶＤ、 −Ｖ、、間に異常
電流が流れ続け、最後にはＩＣも破壊してしまう。
一方、出力端００丁Ｖｃｅの雑音電流が入つに場合には
、Ｎ−７−ヤンネルＭＯＳトランジスタＴｒｌのドレイ
ンであるＮ 拡散層４′から電子が注入されＮ−基板１
に電子が入ることＫより、上記と同じ理由でラッチアン
プが起きる。ラッチアンプ耐量の増大法として上記の原
理から、構盤寄生ＰＮＰトランジスタと縦型寄生ＮＰＮ
）ランリスタの電流増幅率を低下させる方法があるが、
微細化に伴いこの方法には限界かあることは周知の事実
である。一方、Ｐシェル２あるいはＮ−基板１の電位の
変動を抑制する方法としては、例えば第１図に示すよう
忙、ソースであるＮ 拡散層４の近くに電位を安定化さ
せるためＫＮ 拡散層４と逆導電禿のＰ 拡散層３′
′を設げてＮ 拡散層４と共通に連結する（共通フンタ
フトン方法が採用されている。
、Ｎ−７−ヤンネルＭＯＳトランジスタＴｒｌのドレイ
ンであるＮ 拡散層４′から電子が注入されＮ−基板１
に電子が入ることＫより、上記と同じ理由でラッチアン
プが起きる。ラッチアンプ耐量の増大法として上記の原
理から、構盤寄生ＰＮＰトランジスタと縦型寄生ＮＰＮ
）ランリスタの電流増幅率を低下させる方法があるが、
微細化に伴いこの方法には限界かあることは周知の事実
である。一方、Ｐシェル２あるいはＮ−基板１の電位の
変動を抑制する方法としては、例えば第１図に示すよう
忙、ソースであるＮ 拡散層４の近くに電位を安定化さ
せるためＫＮ 拡散層４と逆導電禿のＰ 拡散層３′
′を設げてＮ 拡散層４と共通に連結する（共通フンタ
フトン方法が採用されている。
第１図ではＰチャンネルＭＯＳ）ランリスタＴｒ２のソ
ース側、すなわちＰ 拡散層３側では共通コンタクトを
使用していないが、一般的にはラッチ７ツプを防ぐｋめ
に共通コンタクトが採用されている。しかしながら、例
えばスタティックＲＡＭのようＫ、メモリサイズを小さ
くてるためＫは共通コンタクトが取れず、第１図のよう
な構造になることも多く・う７チア７プ耐量が低゛原因
とな １つている。また、Ｐシェル２および
Ｎ−基板１の電位の変動を防ぐために−Ｐ’７エル２の
濃度およびＮ−基板１の濃度を上げることもラッチアッ
プを防止する手段であるが、Ｎ−基板１の不純物濃度を
上昇させると、Ｐシェル２の不純物濃度を上げる必安が
生じ、しぎいｔｌＬ ｖＴｎの制御か非常に困難である
。この欠点を補うπめに、第２図忙示すよ５Ｋ、高濃度
基板９上ＫＮ−エピタキシャル層１０を形成する方法が
あるが、エピタキシャル成長１ＲＶＣ生ずるオートドー
ピングによってしきい値ＶＴＩＩがばらつき、まに１価
格の上昇あるいはエピタキシャル成長に伴う欠陥の発生
があるなどの欠点があつに０ 〔発明の概要〕 この発明は、上記のような従来のものの欠点ケ除去する
ためＫなされたもので、エピタキシャル層を形成するこ
となく、Ｎｌｌ基板の濃度を上げ、かつ、半導体表面は
低濃度のままとし、しきい値ｖＴヨの制御が容易でラン
チアンプ耐量を大幅に増大することができる相補型ＭＯ
Ｓ集積回路を提供することを目的としている。以下この
発明の一実施例を図面について説明する。
ース側、すなわちＰ 拡散層３側では共通コンタクトを
使用していないが、一般的にはラッチ７ツプを防ぐｋめ
に共通コンタクトが採用されている。しかしながら、例
えばスタティックＲＡＭのようＫ、メモリサイズを小さ
くてるためＫは共通コンタクトが取れず、第１図のよう
な構造になることも多く・う７チア７プ耐量が低゛原因
とな １つている。また、Ｐシェル２および
Ｎ−基板１の電位の変動を防ぐために−Ｐ’７エル２の
濃度およびＮ−基板１の濃度を上げることもラッチアッ
プを防止する手段であるが、Ｎ−基板１の不純物濃度を
上昇させると、Ｐシェル２の不純物濃度を上げる必安が
生じ、しぎいｔｌＬ ｖＴｎの制御か非常に困難である
。この欠点を補うπめに、第２図忙示すよ５Ｋ、高濃度
基板９上ＫＮ−エピタキシャル層１０を形成する方法が
あるが、エピタキシャル成長１ＲＶＣ生ずるオートドー
ピングによってしきい値ＶＴＩＩがばらつき、まに１価
格の上昇あるいはエピタキシャル成長に伴う欠陥の発生
があるなどの欠点があつに０ 〔発明の概要〕 この発明は、上記のような従来のものの欠点ケ除去する
ためＫなされたもので、エピタキシャル層を形成するこ
となく、Ｎｌｌ基板の濃度を上げ、かつ、半導体表面は
低濃度のままとし、しきい値ｖＴヨの制御が容易でラン
チアンプ耐量を大幅に増大することができる相補型ＭＯ
Ｓ集積回路を提供することを目的としている。以下この
発明の一実施例を図面について説明する。
高濃度酸素を含むＮ−基板、例えば２０Ω傭で１、８
ｘ １０”ａｍ−” （ＤＭ板ＹＫｍ、例えば１１５０
℃で熱処理すると酸素は外方拡散され、菖３図（ａ）の
（イ）、（ａ）Ｋ示すような酸素濃度プロファイルとな
る。こｆ′Ｌを低温、例えば４５０℃で十数時間ないし
数十時間熱処理を施丁と１〜３ＸＩＯ” ｘ−”の酸素
ドナが発生するが、Ｎ−基板１の表面では酸素が少ない
ｋめはとんど酸素ドナが発生しておらず、２Ｏ２ｃｍＪ
／Ｃ相当する不純物濃度になっている。こｔｔｙｔ（第
３図（ｂ）の（イ）、（ロ）忙示す。
ｘ １０”ａｍ−” （ＤＭ板ＹＫｍ、例えば１１５０
℃で熱処理すると酸素は外方拡散され、菖３図（ａ）の
（イ）、（ａ）Ｋ示すような酸素濃度プロファイルとな
る。こｆ′Ｌを低温、例えば４５０℃で十数時間ないし
数十時間熱処理を施丁と１〜３ＸＩＯ” ｘ−”の酸素
ドナが発生するが、Ｎ−基板１の表面では酸素が少ない
ｋめはとんど酸素ドナが発生しておらず、２Ｏ２ｃｍＪ
／Ｃ相当する不純物濃度になっている。こｔｔｙｔ（第
３図（ｂ）の（イ）、（ロ）忙示す。
このことは１．トランジスタを通常の７０−と全く同じ
方法で形成することかできることを意味している。文だ
し、酸素ドナは５００〜５５０℃以上で短時間に消滅す
るか、温度さえ上げなければ安定である。つまり、酸素
ドナを発生させる熱処理は、できるだけ後工程、例えば
電極配線直前忙行い、その後は４００℃以上の熱処理に
さらされることがないように丁べきであるが７、通常、
電極形成のための金属蒸着後のプロセスツー−は上記を
満足しているため、特に問題となることがない。
方法で形成することかできることを意味している。文だ
し、酸素ドナは５００〜５５０℃以上で短時間に消滅す
るか、温度さえ上げなければ安定である。つまり、酸素
ドナを発生させる熱処理は、できるだけ後工程、例えば
電極配線直前忙行い、その後は４００℃以上の熱処理に
さらされることがないように丁べきであるが７、通常、
電極形成のための金属蒸着後のプロセスツー−は上記を
満足しているため、特に問題となることがない。
具体的には、Ｐウェル２を形成する以前に酸素を外方拡
散させ、その後電極配線Ｂ用の金属蒸着。
散させ、その後電極配線Ｂ用の金属蒸着。
までは通常のＭＯＳプロセスを行う。その後、低温熱処
理にて酸素ドナを発生させた後、金属蒸着を行い、パタ
ーニングして電極配置！ｉ！８を形成後バツシベーショ
ン工程を行う。この時、Ｎ−基板１の裏面の最浅゛面は
酸素ドナは発生しておらず、高゛抵抗となっているため
裏面研磨する必要がある。
理にて酸素ドナを発生させた後、金属蒸着を行い、パタ
ーニングして電極配置！ｉ！８を形成後バツシベーショ
ン工程を行う。この時、Ｎ−基板１の裏面の最浅゛面は
酸素ドナは発生しておらず、高゛抵抗となっているため
裏面研磨する必要がある。
以上の方法によれば、Ｎ−基板１上ＫＮ−エピタキシャ
ル層ン形成したと同じ理由でラッチアップ耐量が大きく
なり、かつ、安価で安定しに相補型ＭＯＳ集積回路を作
ることができる。
ル層ン形成したと同じ理由でラッチアップ耐量が大きく
なり、かつ、安価で安定しに相補型ＭＯＳ集積回路を作
ることができる。
第４図はこの発明による相補型ＭＯＳ集積回路の断面図
を示し、１１は酸素ドナを発生させＫＮ基板であり、そ
の他は第１図と同じである。
を示し、１１は酸素ドナを発生させＫＮ基板であり、そ
の他は第１図と同じである。
なお、上記実施例では、ＰチャンネルＲ％０８）ランジ
スタ用にはＮウェルを形成していないが、Ｎウェルを形
成しても同じ効果があることはもちろんのことである。
スタ用にはＮウェルを形成していないが、Ｎウェルを形
成しても同じ効果があることはもちろんのことである。
また、上記実施例では１、Ｐ７−ｃ−ル形成前に酸素の
外方拡散を行っているが、通常、ウェル形成時には高温
に長時間保持さｎ、酸素か十分外方拡散さｊることもあ
るため、低温熱処理のみで上記の目的を達することもあ
る。
外方拡散を行っているが、通常、ウェル形成時には高温
に長時間保持さｎ、酸素か十分外方拡散さｊることもあ
るため、低温熱処理のみで上記の目的を達することもあ
る。
以上説明したように、この発明は、高濃度酸素を含むＮ
−基板を高温にて酸素を外方に拡散する工程と、４５０
℃近辺で長時間熱処理して酸素ドナな発生させる工程を
有するので、Ｎ−基板上ＫＮ−エピタキシャル層を形成
し瓦のと同じとなり、Ｎ−基板の内部のみ選択的に不純
物が高濃度にできるため、ランチアップ耐量が大きく、
大きなプロセスの変更を伴うことな（、ＣＭＯＳＩＣ！
作ることができる利点がある。
−基板を高温にて酸素を外方に拡散する工程と、４５０
℃近辺で長時間熱処理して酸素ドナな発生させる工程を
有するので、Ｎ−基板上ＫＮ−エピタキシャル層を形成
し瓦のと同じとなり、Ｎ−基板の内部のみ選択的に不純
物が高濃度にできるため、ランチアップ耐量が大きく、
大きなプロセスの変更を伴うことな（、ＣＭＯＳＩＣ！
作ることができる利点がある。
第１図は従来のＣＭＯＳ集積回路の断面図、第２図ｋ”
ＸＮ 基板ＫＮ−エピタキシャル層を形成しイ に従来のＣＭＯＳ集積回路の断面図、第３図（ａ）。 （ｂ）は酸素濃度と酸素ドナの発生分布をそれぞれ示す
図で、各（イン図はＮ−基板の断面図、各（ロ）図は酸
素濃度と酸素ドナ量のプロファイルを示し。 ゛第４図はこの発明の一実施例忙よる相補型ＭＯＳ集積
回路の断面図である。 図中、１はＮ−基板、２はＰウェル、ｓ 、 ｓ’、
ｓ：はＰ＋拡散層、４，４′はＮ＋拡散層、５はゲート
酸化膜、６は多結晶シリコン、１はＣＶＤ酸化膜、８は
電極配線、１１はＮ基板である。 なお、図中の同一符号は同一または相当部分を示す・ 代理人 大岩増雄 （外２名λ 第１図 ト ！ ？ 亀 第３図 （ａ） （イ） （ロ）手続補正書（自
発） 昭和 ６％ ７月２６日 １、事件の表示 特願昭５９−１０４９３１号２、
発明の名称 相補型ＭＯＳＩＩ４積回路の製造方法３
、補正をする者 、５．補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第６頁２行の「２０Ω（至）で」の次（こ
、「、酸素濃度が」を挿入する。 “ （２）同じく第６壓１８行の「４００℃」を、「４５０
℃」と補正する。 以上 ゛ 〜 汽
ＸＮ 基板ＫＮ−エピタキシャル層を形成しイ に従来のＣＭＯＳ集積回路の断面図、第３図（ａ）。 （ｂ）は酸素濃度と酸素ドナの発生分布をそれぞれ示す
図で、各（イン図はＮ−基板の断面図、各（ロ）図は酸
素濃度と酸素ドナ量のプロファイルを示し。 ゛第４図はこの発明の一実施例忙よる相補型ＭＯＳ集積
回路の断面図である。 図中、１はＮ−基板、２はＰウェル、ｓ 、 ｓ’、
ｓ：はＰ＋拡散層、４，４′はＮ＋拡散層、５はゲート
酸化膜、６は多結晶シリコン、１はＣＶＤ酸化膜、８は
電極配線、１１はＮ基板である。 なお、図中の同一符号は同一または相当部分を示す・ 代理人 大岩増雄 （外２名λ 第１図 ト ！ ？ 亀 第３図 （ａ） （イ） （ロ）手続補正書（自
発） 昭和 ６％ ７月２６日 １、事件の表示 特願昭５９−１０４９３１号２、
発明の名称 相補型ＭＯＳＩＩ４積回路の製造方法３
、補正をする者 、５．補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第６頁２行の「２０Ω（至）で」の次（こ
、「、酸素濃度が」を挿入する。 “ （２）同じく第６壓１８行の「４００℃」を、「４５０
℃」と補正する。 以上 ゛ 〜 汽
Claims (1)
- 高濃度酸素を含むＮ＾−基板を高温にて酸素を外方拡散
する工程と、少なくともＰウェルを設け、前記Ｎ＾−基
板中にＰチャンネルのＭＯＳトランジスタを、また、前
記Ｐウェル内にＮチャンネルのＭＯＳトランジスタを形
成する工程と、４５０℃近辺で長時間熱処理して酸素ド
ナを発生させる工程とを含むことを特徴とする相補型Ｍ
ＯＳ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104931A JPS615568A (ja) | 1984-05-22 | 1984-05-22 | 相補型ｍｏｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104931A JPS615568A (ja) | 1984-05-22 | 1984-05-22 | 相補型ｍｏｓ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615568A true JPS615568A (ja) | 1986-01-11 |
| JPH0244152B2 JPH0244152B2 (ja) | 1990-10-02 |
Family
ID=14393839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59104931A Granted JPS615568A (ja) | 1984-05-22 | 1984-05-22 | 相補型ｍｏｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615568A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834959A (ja) * | 1981-08-25 | 1983-03-01 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPS58143563A (ja) * | 1982-02-22 | 1983-08-26 | Hitachi Ltd | 半導体装置の製造方法 |
-
1984
- 1984-05-22 JP JP59104931A patent/JPS615568A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834959A (ja) * | 1981-08-25 | 1983-03-01 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPS58143563A (ja) * | 1982-02-22 | 1983-08-26 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0244152B2 (ja) | 1990-10-02 |
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