JPH0253032A - 配線パターン - Google Patents
配線パターンInfo
- Publication number
- JPH0253032A JPH0253032A JP63205159A JP20515988A JPH0253032A JP H0253032 A JPH0253032 A JP H0253032A JP 63205159 A JP63205159 A JP 63205159A JP 20515988 A JP20515988 A JP 20515988A JP H0253032 A JPH0253032 A JP H0253032A
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- JP
- Japan
- Prior art keywords
- layer
- wiring
- amorphous silicon
- liquid crystal
- wiring layer
- Prior art date
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- Granted
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- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は画像表示機能を有する液晶パネル、とシわけ画
素毎にスイッチング素子を内蔵したアクティブ型のマト
リクス基板に関するものである。
素毎にスイッチング素子を内蔵したアクティブ型のマト
リクス基板に関するものである。
従来の技術
微細加工技術、液晶材料および実装技術等の進歩により
、小さな画面サイズではあるが２〜６インチ程度の液晶
パネルで実用上支障ないテレビジョン画像が商業ペース
で得られるようになってきた。
、小さな画面サイズではあるが２〜６インチ程度の液晶
パネルで実用上支障ないテレビジョン画像が商業ペース
で得られるようになってきた。
液晶パネルを構成する２枚のガラス板の一方にＲＧＢの
着色層を形成しておくことによりカラー表示も容易に実
現され、また画素毎にスイッチング素子を内蔵させた言
わゆるアクティブ型の液晶パネルではクロストークも少
なくかつ高いコントラスト比を有する画像が確保されて
いる。
着色層を形成しておくことによりカラー表示も容易に実
現され、また画素毎にスイッチング素子を内蔵させた言
わゆるアクティブ型の液晶パネルではクロストークも少
なくかつ高いコントラスト比を有する画像が確保されて
いる。
このような液晶パネルは走査線としては１２０〜２４０
本、信号線としては２４０〜７２０本程度のマ）変電Ｊ
クス編成が標準的で、例えば第２図に示すように液晶パ
ネル１を構成する一方のガラス基板２上に形成された走
査線の端子群（図示せず）に駆動信号を供給する半導体
集積回路チップ３を直接、接続するＣＯＧ （チップ・
オン・ガラス）方式や、あるいは例えばポリイミド系樹
脂薄膜をベースとし、金メツキされた銅箔の端子群を有
する接続フィルム４を信号線の端子群５に圧接しながら
固定するなどの実装手段によって液晶パネル１中夫の画
像表示部に電気信号を供給する。なお、６．７は画像表
示部と信号線の端子群６および走査線の端子群との間を
接続する配線路で、必らずしも端子群と同じ導電材で構
成される必要はない。
本、信号線としては２４０〜７２０本程度のマ）変電Ｊ
クス編成が標準的で、例えば第２図に示すように液晶パ
ネル１を構成する一方のガラス基板２上に形成された走
査線の端子群（図示せず）に駆動信号を供給する半導体
集積回路チップ３を直接、接続するＣＯＧ （チップ・
オン・ガラス）方式や、あるいは例えばポリイミド系樹
脂薄膜をベースとし、金メツキされた銅箔の端子群を有
する接続フィルム４を信号線の端子群５に圧接しながら
固定するなどの実装手段によって液晶パネル１中夫の画
像表示部に電気信号を供給する。なお、６．７は画像表
示部と信号線の端子群６および走査線の端子群との間を
接続する配線路で、必らずしも端子群と同じ導電材で構
成される必要はない。
８は全ての画素に共通の対向電極を対向する面上に有す
るもう一方のガラス板で、２枚のガラス板２，８は所定
の距離を隔てて対向され、その隙間はシール材と封口材
で封止された閉空間になっておシ、液晶が充填されてい
る。はとんどの場合、ガラス板８の閉空間側に着色層と
称する染料または顔料等の着色材を含んだ有機薄膜が被
着されて色表示機能が与えられるので、ガラス基板８は
一般的にカラーフィルタと呼ばれる。そして液晶材の性
質によってガラス板８上面またはガラス板２下面のいず
れかもしくは両面上に偏光板が貼付され電気光学素子と
して機能する。
るもう一方のガラス板で、２枚のガラス板２，８は所定
の距離を隔てて対向され、その隙間はシール材と封口材
で封止された閉空間になっておシ、液晶が充填されてい
る。はとんどの場合、ガラス板８の閉空間側に着色層と
称する染料または顔料等の着色材を含んだ有機薄膜が被
着されて色表示機能が与えられるので、ガラス基板８は
一般的にカラーフィルタと呼ばれる。そして液晶材の性
質によってガラス板８上面またはガラス板２下面のいず
れかもしくは両面上に偏光板が貼付され電気光学素子と
して機能する。
第３図はスイッチング素子として例えば絶縁ゲート型ト
ランジスタ９を画素毎に配置したアクティブ型液晶パネ
ルの等価回路図であシ、実線が一方の基板２に、点線が
もう一方の基板８に形成されている。第４図はアクティ
ブマトリクス基板２の単位絵素の平面配置図の一例であ
る。走査線１ｏと信号線１１は、例えば非晶質シリコン
を半導体層とし、シリコン窒化膜をゲート絶縁膜とする
薄膜トランジスタ９のゲートとソースを兼ね、ドレイン
は透明導電性の絵素電極１３に接続されている。液晶セ
ル１２は絵素電極１３と、カラーフィルタ８上に形成さ
れた同じく透明導電性の対向電極１４と、２枚のガラス
板で構成された閉空間を満たす液晶とからなり、電気的
にはコンデンサと同じ扱いを受ける。
ランジスタ９を画素毎に配置したアクティブ型液晶パネ
ルの等価回路図であシ、実線が一方の基板２に、点線が
もう一方の基板８に形成されている。第４図はアクティ
ブマトリクス基板２の単位絵素の平面配置図の一例であ
る。走査線１ｏと信号線１１は、例えば非晶質シリコン
を半導体層とし、シリコン窒化膜をゲート絶縁膜とする
薄膜トランジスタ９のゲートとソースを兼ね、ドレイン
は透明導電性の絵素電極１３に接続されている。液晶セ
ル１２は絵素電極１３と、カラーフィルタ８上に形成さ
れた同じく透明導電性の対向電極１４と、２枚のガラス
板で構成された閉空間を満たす液晶とからなり、電気的
にはコンデンサと同じ扱いを受ける。
なお第３図において蓄積容量１６はアクティブ型液晶パ
ネルとしては必らずしも必須の構成因子とは限らないが
、駆動用信号源の利用効率の向上や薄膜トランジスタの
ｏｆｆ時のリーク抵抗および液晶材の抵抗分の増加に対
し特性を維持する機能を持たせる意味あいから適宜採用
される。
ネルとしては必らずしも必須の構成因子とは限らないが
、駆動用信号源の利用効率の向上や薄膜トランジスタの
ｏｆｆ時のリーク抵抗および液晶材の抵抗分の増加に対
し特性を維持する機能を持たせる意味あいから適宜採用
される。
発明が解決しようとする課題
非晶質シリコンを半導体層とし、シリコン窒化膜をゲー
ト絶縁膜とする絶縁ゲート型トランジスタはその新規性
もあいまってデバイス構造とその製造方法にはかなシの
自由度があり、また電極材料も制限は緩いため様々な導
電性材料が用いられ第４図のムーム′線上の工程断面図
を第６図で説明する。まず第５図（２Ｌ）に示したよう
に、ガラス基板２の一主面上にＩＴＯなどの透明導電性
薄膜で膜厚１０００人程鹿の絵素電極１３を選択的に被
着形成し、全面にＣｖＤ ＳｉＯ２膜１６全１６ｏ。
ト絶縁膜とする絶縁ゲート型トランジスタはその新規性
もあいまってデバイス構造とその製造方法にはかなシの
自由度があり、また電極材料も制限は緩いため様々な導
電性材料が用いられ第４図のムーム′線上の工程断面図
を第６図で説明する。まず第５図（２Ｌ）に示したよう
に、ガラス基板２の一主面上にＩＴＯなどの透明導電性
薄膜で膜厚１０００人程鹿の絵素電極１３を選択的に被
着形成し、全面にＣｖＤ ＳｉＯ２膜１６全１６ｏ。
人程度の膜厚で被着する。つぎに第５図（′ｂ）に示し
たようにゲート電極と走査線を兼ねる配線パターン１Ｑ
を１０００人程鹿の膜厚のＯｒで選択的に被着形成する
。そして第５図（０）に示したようにゲート絶縁膜とな
るＳｉＮｘ層１７、半導体層となる不純物をほとんど含
まない第１の非晶質シリコン習１８、エツチングストッ
パーとなるＳｉＮｘ層１９を例えば４０００人−５００
人−１ＯｏＯ人程度の膜厚で被着した後、最上層のＳｉ
Ｎｘ層のみを選択的に残して１９′とする。その後第５
図（ｄ）に示したように全面に隣を不純物として含む第
２の非晶質シリコン層２ｏを被着した後、トランジスタ
を形成する領域にのみ第１と第２の非晶質シリコン層を
島状に残して２０．１８’とする。引き続き第５図（＋
５）に示したように、絵素電極１３上のＳｉＮｘ層１７
とＳｉＯ２層１６に開口部２１および図示はしないが画
像表示部外の領で走査線１０上のＳｉＮｘ層１７に開口
部を形成して絵素電極１３と走査線１０の一部を露出す
る。最終工程は第５図（０に示したように全面に耐熱バ
リア層としてＭｏ５１２、ソース・ドレイン配線層とし
てムβをそれぞれ１０００人、１μｍ程度の膜厚で被着
した後、まず人ｌを選択的に残してソース（信号線）１
１、ドレイン２２とし、引き続きムｌをマスクとして人
！配線１１．２１の下にのみＭｏＳｉ２２３と第２の非
晶質シリコン２ｄを残して液晶パネルをｍ成するアクテ
ィブ型マトリクス基板が完成する。図示はしないが走査
線１ｏ上の開口部にも人！配線路は形成されている。
たようにゲート電極と走査線を兼ねる配線パターン１Ｑ
を１０００人程鹿の膜厚のＯｒで選択的に被着形成する
。そして第５図（０）に示したようにゲート絶縁膜とな
るＳｉＮｘ層１７、半導体層となる不純物をほとんど含
まない第１の非晶質シリコン習１８、エツチングストッ
パーとなるＳｉＮｘ層１９を例えば４０００人−５００
人−１ＯｏＯ人程度の膜厚で被着した後、最上層のＳｉ
Ｎｘ層のみを選択的に残して１９′とする。その後第５
図（ｄ）に示したように全面に隣を不純物として含む第
２の非晶質シリコン層２ｏを被着した後、トランジスタ
を形成する領域にのみ第１と第２の非晶質シリコン層を
島状に残して２０．１８’とする。引き続き第５図（＋
５）に示したように、絵素電極１３上のＳｉＮｘ層１７
とＳｉＯ２層１６に開口部２１および図示はしないが画
像表示部外の領で走査線１０上のＳｉＮｘ層１７に開口
部を形成して絵素電極１３と走査線１０の一部を露出す
る。最終工程は第５図（０に示したように全面に耐熱バ
リア層としてＭｏ５１２、ソース・ドレイン配線層とし
てムβをそれぞれ１０００人、１μｍ程度の膜厚で被着
した後、まず人ｌを選択的に残してソース（信号線）１
１、ドレイン２２とし、引き続きムｌをマスクとして人
！配線１１．２１の下にのみＭｏＳｉ２２３と第２の非
晶質シリコン２ｄを残して液晶パネルをｍ成するアクテ
ィブ型マトリクス基板が完成する。図示はしないが走査
線１ｏ上の開口部にも人！配線路は形成されている。
上述したマトリクス基板はホトマスク工程６回によって
得られるが、これを合理化して５回とすることは生産性
向上の観点からは極めて重要である。この工程を以下説
明する。
得られるが、これを合理化して５回とすることは生産性
向上の観点からは極めて重要である。この工程を以下説
明する。
その変化点は第６図（Ｑ）に示しだように全面に第２の
非晶質シリコン層２Ｑを被着した後、絵素電極１３上へ
の開口部２１の形成を、第１と第２の非晶質シリコン層
ｆ ８ 、２０とＳｉ 、 Ｎ４層１７および５ｉ０２
層１６とからなる多層膜に一括して行なうことにあるが
、ここではその詳細は省略する。
非晶質シリコン層２Ｑを被着した後、絵素電極１３上へ
の開口部２１の形成を、第１と第２の非晶質シリコン層
ｆ ８ 、２０とＳｉ 、 Ｎ４層１７および５ｉ０２
層１６とからなる多層膜に一括して行なうことにあるが
、ここではその詳細は省略する。
その後は前例と全く同じ工程を経て第６図（勢に示した
マトリクス基板２が得られる。
マトリクス基板２が得られる。
第６図（ｆ）と第６図＜ｂ）との比較から分るように６
枚マスク工程ではＭｏＳｉ２１人！よりなるソース・ド
レイン配線１１．２２は全て第２と第１の非晶質シリコ
ン層２０１’、１８’を介して５ｉＮＸ層１７上に存在
し、６枚マスク工程ではトランジスタの近傍にのみ第２
と第１の非晶質シリコン層２０゜１８′が介在し、大部
分は直接Ｓｉ、Ｎ４層１７上に存在する差異が生じる。
枚マスク工程ではＭｏＳｉ２１人！よりなるソース・ド
レイン配線１１．２２は全て第２と第１の非晶質シリコ
ン層２０１’、１８’を介して５ｉＮＸ層１７上に存在
し、６枚マスク工程ではトランジスタの近傍にのみ第２
と第１の非晶質シリコン層２０゜１８′が介在し、大部
分は直接Ｓｉ、Ｎ４層１７上に存在する差異が生じる。
この差異は画像表示部では何らの障害ももたらさないが
第７図に示したように画像表示部外の領域に形成された
幅広のＡｌ配線路２４においては配線層の浮き２５や、
はなはだしい場合には配線層の局所的剥離として著しい
障害を持たらすことが分った。
第７図に示したように画像表示部外の領域に形成された
幅広のＡｌ配線路２４においては配線層の浮き２５や、
はなはだしい場合には配線層の局所的剥離として著しい
障害を持たらすことが分った。
ところが幅広でない人ｅ配線路２６ではそのような現象
は非常に稀にしか生ぜず、また６枚マスク工程ではマト
リクス基板２全而にわたってＡＪ配線路の浮きは観測さ
れなかった。
は非常に稀にしか生ぜず、また６枚マスク工程ではマト
リクス基板２全而にわたってＡＪ配線路の浮きは観測さ
れなかった。
画像表示部では大電流や高速周波数成分を流す必要がな
い、人βの抵抗が低い、加えて線幅が広いと開口率の低
下を招くなどの理由によシンース（信号線）１１の線幅
が２０μｍを越える必要はない。しかしながらＣＯＧ方
式の実装を採用した場合には、マトリクス基板２の周辺
には画像表示部に駆動用信号を供給するために多数の半
導体集積回路チップが配置され、これらの半導体チップ
間には高速のクロック信号の授受が必要となり、またＶ
Ｓｇやｖａｎ等の電源ラインにもかなりの電流が流れる
ので、ある程度線幅の大きい配線路を用意しないとクロ
ックノイズ、が原因となって半導体集積回路が誤動作し
て表示画像が乱れる恐れがある。またソース・ドレイン
配線は必らずしも低抵抗のムＥを用いる必然はなく、製
作工程の合理化のため透明導電性のｒＴｏ薄膜が用いら
れることも多いが、この場合には許される範囲で線幅を
広くしなければ抵抗値が高くなって不都合である。
い、人βの抵抗が低い、加えて線幅が広いと開口率の低
下を招くなどの理由によシンース（信号線）１１の線幅
が２０μｍを越える必要はない。しかしながらＣＯＧ方
式の実装を採用した場合には、マトリクス基板２の周辺
には画像表示部に駆動用信号を供給するために多数の半
導体集積回路チップが配置され、これらの半導体チップ
間には高速のクロック信号の授受が必要となり、またＶ
Ｓｇやｖａｎ等の電源ラインにもかなりの電流が流れる
ので、ある程度線幅の大きい配線路を用意しないとクロ
ックノイズ、が原因となって半導体集積回路が誤動作し
て表示画像が乱れる恐れがある。またソース・ドレイン
配線は必らずしも低抵抗のムＥを用いる必然はなく、製
作工程の合理化のため透明導電性のｒＴｏ薄膜が用いら
れることも多いが、この場合には許される範囲で線幅を
広くしなければ抵抗値が高くなって不都合である。
第７図（ＩＬ）に示した配線層の浮きや剥離２６を解析
したところＢ −Ｂ’線上の断面図、第７図（ｂ）に示
したように不純物を含まない第１の非晶質シリコン層１
８′と不純物として隣を含む第２の非晶質シリコン層２
０′との境界で発生していることが分った。先述したよ
うに第１と第２の非晶質シリコン層１８ 、２０は工程
上、非連続な堆積で形成され、しかも両者とも大量の水
素を含んで膜質が維持されるので、製造工程中の加熱に
よって水素の脱ガスが生じ、それに伴なって生じる界面
の格子再配列が歪となって剥離を生じるものと思われる
。とくに耐熱バリア層２３やソース・ドレイン配線１１
゜２２が第２の非晶質シリコン２０’上に存在すると、
キャップ作用によって剥離が急速に促進されることも分
った。
したところＢ −Ｂ’線上の断面図、第７図（ｂ）に示
したように不純物を含まない第１の非晶質シリコン層１
８′と不純物として隣を含む第２の非晶質シリコン層２
０′との境界で発生していることが分った。先述したよ
うに第１と第２の非晶質シリコン層１８ 、２０は工程
上、非連続な堆積で形成され、しかも両者とも大量の水
素を含んで膜質が維持されるので、製造工程中の加熱に
よって水素の脱ガスが生じ、それに伴なって生じる界面
の格子再配列が歪となって剥離を生じるものと思われる
。とくに耐熱バリア層２３やソース・ドレイン配線１１
゜２２が第２の非晶質シリコン２０’上に存在すると、
キャップ作用によって剥離が急速に促進されることも分
った。
課題を解決するための手段
上記した解析結果に基づいて本発明では格子再配列時の
歪緩和とキャップ効果による脱ガス抑制の緩和を達成す
るために線幅の広い配線路においてはパターン欠損部を
与えるものである。
歪緩和とキャップ効果による脱ガス抑制の緩和を達成す
るために線幅の広い配線路においてはパターン欠損部を
与えるものである。
作用
パターン欠損部には６枚マスク工程では配線材であるム
ｔ１耐熱バリア層のＭｏＳｉ２および第１と第２の非晶
質シリコン層が存在せず、その開口部断面内にこれらの
薄膜の側面が露出する。この結果、脱ガスと歪緩和が促
進されて配線層の剥離が防止される。
ｔ１耐熱バリア層のＭｏＳｉ２および第１と第２の非晶
質シリコン層が存在せず、その開口部断面内にこれらの
薄膜の側面が露出する。この結果、脱ガスと歪緩和が促
進されて配線層の剥離が防止される。
実施例
第１図に示したように線幅８０μｍの配線層２７に欠損
部として４０μｍ角の開口部２８を適当な間隔で配置し
たところ、耐熱バリア層２３の被着以降の製造工程中に
おける２ｏＯ℃未満の加熱処置およびトランジスタ特性
を安定させるだめの完成品に対する２６０℃、１時間の
ベーキングを実施しても２０μｍの配線層２６ともども
剥離や浮きは観測されなかった。
部として４０μｍ角の開口部２８を適当な間隔で配置し
たところ、耐熱バリア層２３の被着以降の製造工程中に
おける２ｏＯ℃未満の加熱処置およびトランジスタ特性
を安定させるだめの完成品に対する２６０℃、１時間の
ベーキングを実施しても２０μｍの配線層２６ともども
剥離や浮きは観測されなかった。
なお、本発明は不純物を含む非晶質シリコン層と不純物
を含まない非晶質シリコン層の界面に帰因する物理原則
の回避であって、前記実施例以外のデバイスやプロセス
に対しても効果の欠きさけ異なるが有効であることは言
うまでもない。
を含まない非晶質シリコン層の界面に帰因する物理原則
の回避であって、前記実施例以外のデバイスやプロセス
に対しても効果の欠きさけ異なるが有効であることは言
うまでもない。
発明の効果
以上のように本発明の配線パターンを用いることにより
、配線路の断線、剥離した破片の再付着による短絡等の
不良現象は一掃され、また製造工程のクリーン度も維持
される。加えてマトリクス基板上に抵抗値が低く、かつ
幅広いパターンを配置することが可能となってシールド
効果や低いインピーダンスの確保などで著しい効果が得
られた。
、配線路の断線、剥離した破片の再付着による短絡等の
不良現象は一掃され、また製造工程のクリーン度も維持
される。加えてマトリクス基板上に抵抗値が低く、かつ
幅広いパターンを配置することが可能となってシールド
効果や低いインピーダンスの確保などで著しい効果が得
られた。
第１図は本発明の実施例による配線パターン図、第２図
は液晶パネルへの実装図、第３図はアクティブ型液晶パ
ネルの等価回路図、第４図はマトリクス基板上の単位絵
素の平面図、第５図および第６図は第４図の五−人′線
上の要部工程断面図、第７図は従来例による配線パター
ン図である。 １・・・・・・液晶ハネル、２・・・・・・マトリクス
基板、９・・・・・・絶縁ゲート型トランジスタ、１ｏ
・・・・・・走査線、１１・・・・・・信号線、１２・
・・・・・液晶セル、１３・・・・・・絵素電極、１７
・・・・・・５ｉ５Ｎ４層、１８・川・・不純物を含ま
ない非晶質シリコン層、１９・・・・・・Ｓｉ、Ｎ４ｆ
ｌ、２０・・・・・・不純物を含む非晶質シリコン層、
２３・・・・・・耐熱バリア層、２４ 、２７・・・・
・・線幅が太い配線層、２６・・・・・・線幅が細い配
線層、２８・・・・・・配線パターン内の欠除部。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名１７
−−−刃、３Ｎ４屡 ／−ｍ−液晶バネ、ν １図 第 図 δ−カラーフメルタ ！ ｑ−一艶球ゲート型トランゾヌク ／Ｚ−一濯晶ゼル 第 図 ？ 力゛ラヌ】」及 ／６−−−５ｉ０１ 第 図 （α） ？ （ｂ） ／Ｑ −一一友査燻 ／／−−−５号練 第 図 ／’７−−一、５ｉ３ＮａＪ （Ｃ） ？ （ｃｔ） ど３ 耐熱バッフＪ 第 図 （ａン （ｂ）
は液晶パネルへの実装図、第３図はアクティブ型液晶パ
ネルの等価回路図、第４図はマトリクス基板上の単位絵
素の平面図、第５図および第６図は第４図の五−人′線
上の要部工程断面図、第７図は従来例による配線パター
ン図である。 １・・・・・・液晶ハネル、２・・・・・・マトリクス
基板、９・・・・・・絶縁ゲート型トランジスタ、１ｏ
・・・・・・走査線、１１・・・・・・信号線、１２・
・・・・・液晶セル、１３・・・・・・絵素電極、１７
・・・・・・５ｉ５Ｎ４層、１８・川・・不純物を含ま
ない非晶質シリコン層、１９・・・・・・Ｓｉ、Ｎ４ｆ
ｌ、２０・・・・・・不純物を含む非晶質シリコン層、
２３・・・・・・耐熱バリア層、２４ 、２７・・・・
・・線幅が太い配線層、２６・・・・・・線幅が細い配
線層、２８・・・・・・配線パターン内の欠除部。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名１７
−−−刃、３Ｎ４屡 ／−ｍ−液晶バネ、ν １図 第 図 δ−カラーフメルタ ！ ｑ−一艶球ゲート型トランゾヌク ／Ｚ−一濯晶ゼル 第 図 ？ 力゛ラヌ】」及 ／６−−−５ｉ０１ 第 図 （α） ？ （ｂ） ／Ｑ −一一友査燻 ／／−−−５号練 第 図 ／’７−−一、５ｉ３ＮａＪ （Ｃ） ？ （ｃｔ） ど３ 耐熱バッフＪ 第 図 （ａン （ｂ）
Claims (1)
- シリコン窒化膜上に設けた不純物を含まない非晶質シリ
コン層と、不純物を含む非晶質シリコン層と、耐熱バリ
ア層と、導電性薄膜とよりなる配線層を有し、前記配線
層の幅広な領域において欠除部を存在させたことを特徴
とする配線パターン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20515988A JP2543150B2 (ja) | 1988-08-18 | 1988-08-18 | 配線パタ―ン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20515988A JP2543150B2 (ja) | 1988-08-18 | 1988-08-18 | 配線パタ―ン |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0253032A true JPH0253032A (ja) | 1990-02-22 |
| JP2543150B2 JP2543150B2 (ja) | 1996-10-16 |
Family
ID=16502401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20515988A Expired - Fee Related JP2543150B2 (ja) | 1988-08-18 | 1988-08-18 | 配線パタ―ン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543150B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62280890A (ja) * | 1986-05-30 | 1987-12-05 | 松下電器産業株式会社 | アクテイブマトリツクスアレイ |
-
1988
- 1988-08-18 JP JP20515988A patent/JP2543150B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62280890A (ja) * | 1986-05-30 | 1987-12-05 | 松下電器産業株式会社 | アクテイブマトリツクスアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2543150B2 (ja) | 1996-10-16 |
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