JPH025544Y2 - - Google Patents
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- Publication number
- JPH025544Y2 JPH025544Y2 JP1983059606U JP5960683U JPH025544Y2 JP H025544 Y2 JPH025544 Y2 JP H025544Y2 JP 1983059606 U JP1983059606 U JP 1983059606U JP 5960683 U JP5960683 U JP 5960683U JP H025544 Y2 JPH025544 Y2 JP H025544Y2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- section
- main
- layer
- gto
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Thyristors (AREA)
Description
【考案の詳細な説明】
本考案は増幅ゲート構造で埋込ゲート層を有す
るゲートターンオフ（GTO）サイリスタに関す
る。
るゲートターンオフ（GTO）サイリスタに関す
る。
増幅ゲート構造のGTOサイリスタは、例えば
第１図に示すように、P1N1P2N2層から成る主
GTO部と、P1N1P2N3層から成る増幅ゲート部
AGを同一ウエハ上に構成し、オン・オフ用ゲー
ト電極Ｇ１に加えられるオンゲート電流で増幅ゲ
ート部AGを点弧してその主電流を電極Ｇ２での
オンゲート電流として主GTO部を点弧し、その
ターンオフにはゲート電極Ｇ１及びオフ専用ゲー
ト電極Ｇ３にオフゲート電流を供給して主GTO
部と増幅ゲート部AG共にターンオフさせる。こ
こで、P2ベース層中には格子状や放射状の高濃
度不純物層P2 +を埋込み形成し、該P2 +層をゲー
ト層としその上部には高抵抗P2 -層を形成してい
る。この埋込みゲート層P2 +は、例えば第２図Ａ
に示す平面形状にされ、増幅ゲート部AG及び主
GTO部共にそのカソードN2，N3層に対向する部
分に窓枠が放射状に配列形成されて内周部と外周
部が帯状に結合され、主GTO部側ゲート層P2 +と
AG側ゲート層P2 +とはP2層の分離部Ｓで分離さ
れる。
第１図に示すように、P1N1P2N2層から成る主
GTO部と、P1N1P2N3層から成る増幅ゲート部
AGを同一ウエハ上に構成し、オン・オフ用ゲー
ト電極Ｇ１に加えられるオンゲート電流で増幅ゲ
ート部AGを点弧してその主電流を電極Ｇ２での
オンゲート電流として主GTO部を点弧し、その
ターンオフにはゲート電極Ｇ１及びオフ専用ゲー
ト電極Ｇ３にオフゲート電流を供給して主GTO
部と増幅ゲート部AG共にターンオフさせる。こ
こで、P2ベース層中には格子状や放射状の高濃
度不純物層P2 +を埋込み形成し、該P2 +層をゲー
ト層としその上部には高抵抗P2 -層を形成してい
る。この埋込みゲート層P2 +は、例えば第２図Ａ
に示す平面形状にされ、増幅ゲート部AG及び主
GTO部共にそのカソードN2，N3層に対向する部
分に窓枠が放射状に配列形成されて内周部と外周
部が帯状に結合され、主GTO部側ゲート層P2 +と
AG側ゲート層P2 +とはP2層の分離部Ｓで分離さ
れる。
また、電極Ｇ１とＧ２は第２図Ｂに示す平面形
状にされ、電極Ｇ１は素子中央部に設けられ、電
極Ｇ２は電極Ｇ１の外側に円環状に設けられ、電
極Ｇ２は増幅ゲート部AGと主GTO部とを分離す
る高抵抗分離部Ｓに対向するP2 -層表面の絶縁膜
SiO2をまたいで主GTO部まで延びた寸法構造に
される。
状にされ、電極Ｇ１は素子中央部に設けられ、電
極Ｇ２は電極Ｇ１の外側に円環状に設けられ、電
極Ｇ２は増幅ゲート部AGと主GTO部とを分離す
る高抵抗分離部Ｓに対向するP2 -層表面の絶縁膜
SiO2をまたいで主GTO部まで延びた寸法構造に
される。
また、オフ専用ゲート電極Ｇ３はP2 -層に形成
したN4層上に設けられ、オンゲート電流が該電
極Ｇ３を通した主GTO側への直接のゲート電流
になるのを該N4P2 -接合で阻止するようにしてい
る。
したN4層上に設けられ、オンゲート電流が該電
極Ｇ３を通した主GTO側への直接のゲート電流
になるのを該N4P2 -接合で阻止するようにしてい
る。
このような主GTO部と増幅ゲート部との組合
せにより小信号制御電流によるターンオンを可能
にするし、埋込みゲート層P2 +によるゲート層分
割構造によつて主GTO部並びにAG部での局所的
なターンオン領域の発生を防止してスイツチング
パワー耐量が大きくなる。
せにより小信号制御電流によるターンオンを可能
にするし、埋込みゲート層P2 +によるゲート層分
割構造によつて主GTO部並びにAG部での局所的
なターンオン領域の発生を防止してスイツチング
パワー耐量が大きくなる。
しかし、増幅ゲート部のターンオンによるその
主電流で主GTO部がターンオンできるに必要な
アノード・カソード間電圧（いわゆるフインガ電
圧）が高くなる。このため、この種のGTOサイ
リスタを直接並列接続した大電流スイツチ回路を
構成する場合、１つのGTOサイリスタが他のサ
イリスタよりも早くターンオンしてそのアノー
ド・カソード間電圧が他のサイリスタのフインガ
電圧以下になると、ターンオンしたGTOサイリ
スタの主電流が増大してそのアノード・カソード
間電圧上昇が他のサイリスタのフインガ電圧を越
えるまで該他のサイリスタのターンオンがなされ
ないことになる。このため、フインガ電圧の大き
い素子の並列接続では全素子のターンオンまでは
最初にターンオンした素子に電流集中が起きると
いう電流分担のアンバランスが大きくなつてしま
う。また、大電流GTOサイリスタでは単位サイ
リスタが並列に動作する構造を採つており、この
並列数が多いとゲート電極の周辺長が長くなるた
め、主GTO部をターンオンするに必要なゲート
電流の値が大きくなる。それ故、主GTO部がタ
ーンオンし始めるまでに最初にターンオンする増
幅ゲート部に多量の主電流が流れることになり、
結果的に増幅ゲート部でジユール熱による温度上
昇が起き、スイツチングパワー耐量が低下してし
まう。
主電流で主GTO部がターンオンできるに必要な
アノード・カソード間電圧（いわゆるフインガ電
圧）が高くなる。このため、この種のGTOサイ
リスタを直接並列接続した大電流スイツチ回路を
構成する場合、１つのGTOサイリスタが他のサ
イリスタよりも早くターンオンしてそのアノー
ド・カソード間電圧が他のサイリスタのフインガ
電圧以下になると、ターンオンしたGTOサイリ
スタの主電流が増大してそのアノード・カソード
間電圧上昇が他のサイリスタのフインガ電圧を越
えるまで該他のサイリスタのターンオンがなされ
ないことになる。このため、フインガ電圧の大き
い素子の並列接続では全素子のターンオンまでは
最初にターンオンした素子に電流集中が起きると
いう電流分担のアンバランスが大きくなつてしま
う。また、大電流GTOサイリスタでは単位サイ
リスタが並列に動作する構造を採つており、この
並列数が多いとゲート電極の周辺長が長くなるた
め、主GTO部をターンオンするに必要なゲート
電流の値が大きくなる。それ故、主GTO部がタ
ーンオンし始めるまでに最初にターンオンする増
幅ゲート部に多量の主電流が流れることになり、
結果的に増幅ゲート部でジユール熱による温度上
昇が起き、スイツチングパワー耐量が低下してし
まう。
本考案は、上述までの事情に鑑みてなされたも
ので、オンゲート電流によつて直接ターンオンす
る主GTO部と増幅ゲート部で増幅されたゲート
電流でターンオンする主GTO部を交互に配置し
た構造により、増幅ゲート部の温度上昇を低くし
てdi／dt耐量を大きくし、素子フインガ電圧も小
さくできるGTOサイリスタを得ることを目的と
する。
ので、オンゲート電流によつて直接ターンオンす
る主GTO部と増幅ゲート部で増幅されたゲート
電流でターンオンする主GTO部を交互に配置し
た構造により、増幅ゲート部の温度上昇を低くし
てdi／dt耐量を大きくし、素子フインガ電圧も小
さくできるGTOサイリスタを得ることを目的と
する。
第３図Ａ及びＢは本考案の一実施例を示す埋込
ゲート層P2 +と電極Ｇ１，Ｇ２の平面図である。
こうした埋込ゲート層P2 +と電極Ｇ１，Ｇ２を備
える第１図に示すGTOサイリスタにおいては、
埋込ゲート層P2 +は増幅ゲート部領域と主GTO領
域とは夫々の帯層間が適当な等間隔で放射状に配
列される結合領域P21 +で結合される構造にしてい
る。また、電極Ｇ２はN3層全面を覆つて接続さ
れるが、主GTO部のP2 +内周部帯層に対向する部
分は適当な等間隔で放射状に配列されかつ埋込ゲ
ート層P2 +の結合領域P21 +とは投影上で中間位置
になる短冊状電極領域Ｇ２1を持つ構造にしてい
る。
ゲート層P2 +と電極Ｇ１，Ｇ２の平面図である。
こうした埋込ゲート層P2 +と電極Ｇ１，Ｇ２を備
える第１図に示すGTOサイリスタにおいては、
埋込ゲート層P2 +は増幅ゲート部領域と主GTO領
域とは夫々の帯層間が適当な等間隔で放射状に配
列される結合領域P21 +で結合される構造にしてい
る。また、電極Ｇ２はN3層全面を覆つて接続さ
れるが、主GTO部のP2 +内周部帯層に対向する部
分は適当な等間隔で放射状に配列されかつ埋込ゲ
ート層P2 +の結合領域P21 +とは投影上で中間位置
になる短冊状電極領域Ｇ２1を持つ構造にしてい
る。
こうした構造により、主GTO部と増幅ゲート
部とに夫々設けられる埋込ゲート層P2 +は結合領
域P21 +で直接結合される。これにより、主GTO
部をターンオンさせるゲート電流には増幅ゲート
部の埋込ゲート層P2 +から領域P21 +を通して主
GTO部の埋込ゲート層P2 +に直接に供給される非
増幅電流分がある。一方、電極Ｇ２を通した主
GTO部への増幅オンゲート電流は領域Ｇ２1によ
つて領域P21 +からの非増幅電流とは別位置でP2 +
層に流れる。
部とに夫々設けられる埋込ゲート層P2 +は結合領
域P21 +で直接結合される。これにより、主GTO
部をターンオンさせるゲート電流には増幅ゲート
部の埋込ゲート層P2 +から領域P21 +を通して主
GTO部の埋込ゲート層P2 +に直接に供給される非
増幅電流分がある。一方、電極Ｇ２を通した主
GTO部への増幅オンゲート電流は領域Ｇ２1によ
つて領域P21 +からの非増幅電流とは別位置でP2 +
層に流れる。
すなわち、従来構造ではオンゲート電流は電極
Ｇ１→増幅ゲート部AGの埋込ゲート層P2 +→カ
ソードN3層→電極Ｇ２→主GTO部の埋込ゲート
層P2 +カソードN2層の経路で流れ、増幅ゲート部
がターンオンしてその主電流が主GTO部のゲー
ト電流となる増幅ゲー電流動作となつている。な
お、分離部Ｓのシート抵抗は100Ω程度になるの
に対して、埋込ゲート層P2 +のシート抵抗は0.6Ω
程度の低い抵抗になつてオンゲート電流がAG部
のP2 +層から分離部Ｓをバイパスして主GTO部の
P2 +層に流れるのは殆んどない。
Ｇ１→増幅ゲート部AGの埋込ゲート層P2 +→カ
ソードN3層→電極Ｇ２→主GTO部の埋込ゲート
層P2 +カソードN2層の経路で流れ、増幅ゲート部
がターンオンしてその主電流が主GTO部のゲー
ト電流となる増幅ゲー電流動作となつている。な
お、分離部Ｓのシート抵抗は100Ω程度になるの
に対して、埋込ゲート層P2 +のシート抵抗は0.6Ω
程度の低い抵抗になつてオンゲート電流がAG部
のP2 +層から分離部Ｓをバイパスして主GTO部の
P2 +層に流れるのは殆んどない。
これに対して、本考案によればオンゲート電流
の一部は増幅ゲート部のP2 +層から領域P21 +を経
て主GTO部のP2 +層に直接流れる構造になり、主
GTO部ではオンゲート電流によつて直接ターン
オンする主サイリスタ部分と増幅ゲート部で増幅
されたゲート電流によつてターンオンする主サイ
リスタ部分が交互に配置された構造となり、ま
た、主GTO部に比べて増幅ゲート部の方がター
ンオンし易い構造になり、増幅ゲート部は比較的
小さい主電流で主サイリスタ部をターンオンする
ことができるため該主電流による増幅ゲート部の
温度上昇を低くできるし、di／dt耐量を大きく
し、さらに素子フインガ電圧も小さくなつて並列
接続のスイツチ回路構成に電流分担のアンバラン
スを少なくすることができる。
の一部は増幅ゲート部のP2 +層から領域P21 +を経
て主GTO部のP2 +層に直接流れる構造になり、主
GTO部ではオンゲート電流によつて直接ターン
オンする主サイリスタ部分と増幅ゲート部で増幅
されたゲート電流によつてターンオンする主サイ
リスタ部分が交互に配置された構造となり、ま
た、主GTO部に比べて増幅ゲート部の方がター
ンオンし易い構造になり、増幅ゲート部は比較的
小さい主電流で主サイリスタ部をターンオンする
ことができるため該主電流による増幅ゲート部の
温度上昇を低くできるし、di／dt耐量を大きく
し、さらに素子フインガ電圧も小さくなつて並列
接続のスイツチ回路構成に電流分担のアンバラン
スを少なくすることができる。
第１図は増幅ゲート構造のGTOサイリスタ断
面図、第２図Ａは従来の埋込ゲート層平面図、第
２図Ｂは従来の電極Ｇ１，Ｇ２の平面図、第３図
Ａは本考案の一実施例を示す埋込ゲート層平面
図、第３図Ｂは本考案の一実施例を示す電極Ｇ
１，Ｇ２の平面図である。 Ａ……アノード、Ｋ……カソード、Ｇ１……オ
ン・オフ用ゲート電極、Ｇ３……オフ専用ゲート
電極、P2 +……埋込ゲート層。
面図、第２図Ａは従来の埋込ゲート層平面図、第
２図Ｂは従来の電極Ｇ１，Ｇ２の平面図、第３図
Ａは本考案の一実施例を示す埋込ゲート層平面
図、第３図Ｂは本考案の一実施例を示す電極Ｇ
１，Ｇ２の平面図である。 Ａ……アノード、Ｋ……カソード、Ｇ１……オ
ン・オフ用ゲート電極、Ｇ３……オフ専用ゲート
電極、P2 +……埋込ゲート層。
Claims (1)
- P1N1P2N2層からなる主GTO部と同一ウエハ上
に分離してP1N1P2N3層からなる増幅ゲート部を
設け、上記P2層にはN2，N3層に夫々対向して所
定のパターンの低抵抗の埋込ゲート層P2 +を互い
に分離して設け、上記増幅ゲート部の主電流を主
GTO部のオンゲート電流とする増幅ゲート構造
のゲートターンオフサイリスタにおいて、上記主
GTO部の埋込ゲート層P2 +と増幅ゲート部の埋込
ゲート層P2 +との間を一部結合するP2 +の結合領
域P21 +を等間隔で複数配列し、上記増幅ゲート部
の主電流を主GTO部のオンゲート電流として導
く電極Ｇ２は投影的に上記複数の結合領域P21 +の
中間に位置する複数の電極領域Ｇ２1にした構造
を特徴とする増幅ゲート構造のゲートターンオフ
サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5960683U JPS59166453U (ja) | 1983-04-21 | 1983-04-21 | 増幅ゲ−ト構造のゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5960683U JPS59166453U (ja) | 1983-04-21 | 1983-04-21 | 増幅ゲ−ト構造のゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59166453U JPS59166453U (ja) | 1984-11-08 |
| JPH025544Y2 true JPH025544Y2 (ja) | 1990-02-09 |
Family
ID=30189847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5960683U Granted JPS59166453U (ja) | 1983-04-21 | 1983-04-21 | 増幅ゲ−ト構造のゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59166453U (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650568A (en) * | 1979-10-02 | 1981-05-07 | Mitsubishi Electric Corp | Thyristor |
| JPS5758789A (en) * | 1980-09-27 | 1982-04-08 | Howa Machinery Ltd | Bottom airtight construction of airtight door |
-
1983
- 1983-04-21 JP JP5960683U patent/JPS59166453U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59166453U (ja) | 1984-11-08 |
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