JPH0262979B2 - - Google Patents
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- JPH0262979B2 JPH0262979B2 JP56130096A JP13009681A JPH0262979B2 JP H0262979 B2 JPH0262979 B2 JP H0262979B2 JP 56130096 A JP56130096 A JP 56130096A JP 13009681 A JP13009681 A JP 13009681A JP H0262979 B2 JPH0262979 B2 JP H0262979B2
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- Japan
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- signal
- channel
- speed
- circuit
- transmission
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1629—Format building algorithm
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/22—Arrangements affording multiple use of the transmission path using time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明は時分割多重化装置、更に詳しく言えば
伝送速度（ビツトレート）の異なるチヤネル信号
を含む複数個のデイジタルチヤネル信号の時分割
多重して伝送するシステム、特に多重化装置の構
成に係る。
伝送速度（ビツトレート）の異なるチヤネル信号
を含む複数個のデイジタルチヤネル信号の時分割
多重して伝送するシステム、特に多重化装置の構
成に係る。
デイジタル信号伝送の利点の一つは単一の伝送
路を介して複数の情報（チヤネル信号）を時分割
多重して伝送でき、伝送路、回路装置を共用して
経済化を企ることができることである。しかし時
分割多重化を行なうためには、各チヤネル信号の
伝送速度（ビツトレート）に一定の関係がなけれ
ばならない。特に、伝送速度が数倍ないし数十倍
と極端に異なる、複数のチヤネル信号を多重化す
る場合は、いわゆる階梯構造の多重化方式が必要
となる。この階梯構造の多重化は、詳しくは後に
説明するように、同一伝送速度の複数チヤネル同
志を時分割多重化し、その多重化された信号の伝
送速度と同一伝送速度の他のチヤネル信号あるい
は他の時分割多重された信号と多重化し更に速い
（例えば２倍）時分割多重化信号にし、このよう
な時分割多重を階梯的に組合せていくものであ
る。
路を介して複数の情報（チヤネル信号）を時分割
多重して伝送でき、伝送路、回路装置を共用して
経済化を企ることができることである。しかし時
分割多重化を行なうためには、各チヤネル信号の
伝送速度（ビツトレート）に一定の関係がなけれ
ばならない。特に、伝送速度が数倍ないし数十倍
と極端に異なる、複数のチヤネル信号を多重化す
る場合は、いわゆる階梯構造の多重化方式が必要
となる。この階梯構造の多重化は、詳しくは後に
説明するように、同一伝送速度の複数チヤネル同
志を時分割多重化し、その多重化された信号の伝
送速度と同一伝送速度の他のチヤネル信号あるい
は他の時分割多重された信号と多重化し更に速い
（例えば２倍）時分割多重化信号にし、このよう
な時分割多重を階梯的に組合せていくものであ
る。
このような階梯的多重化伝送システムを実施す
る場合、多重化装置は伝送システム、すなわち多
重化されるチヤネル信号の数、伝送速度に適応し
て設計されなければならない。しかし、各伝送シ
ステム毎に多重化装置を設計製造することは不経
済であり、コスト高の原因となる。また、この種
の装置を大規模集積回路（LSI）で構成し、その
多重化装置を異なつた多重化伝送システムに適用
できる汎周性を持たせるためには多種の伝送速度
に適用できるように、多種の速度に対応した専用
の回路を余分に設ける必要が有り装置が過大とな
つたり、使用効率が低下する。又逆に多重化伝送
システム毎に専用の多重化装置を作ると使用効率
は高まるが汎用性がなくなり、使用チヤネルの多
重度が変つたり、伝送速度が変つたりする場合に
はその都度結線を変更したり、新たに他の多重化
装置に変更する必要がある。
る場合、多重化装置は伝送システム、すなわち多
重化されるチヤネル信号の数、伝送速度に適応し
て設計されなければならない。しかし、各伝送シ
ステム毎に多重化装置を設計製造することは不経
済であり、コスト高の原因となる。また、この種
の装置を大規模集積回路（LSI）で構成し、その
多重化装置を異なつた多重化伝送システムに適用
できる汎周性を持たせるためには多種の伝送速度
に適用できるように、多種の速度に対応した専用
の回路を余分に設ける必要が有り装置が過大とな
つたり、使用効率が低下する。又逆に多重化伝送
システム毎に専用の多重化装置を作ると使用効率
は高まるが汎用性がなくなり、使用チヤネルの多
重度が変つたり、伝送速度が変つたりする場合に
はその都度結線を変更したり、新たに他の多重化
装置に変更する必要がある。
したがつて、本発明の目的は、伝送速度が少な
くとも整数倍近く異なるチヤネル信号を含む複数
チヤネルの信号を多重化して伝送するシステムに
使用される多重化装置を汎用性のある装置で実現
すること、更に具体的に言えば伝送信号の速度に
応じて、階梯的構成の多重化を自動的に行なうこ
とができる時分割多重化装置を実現することであ
る。
くとも整数倍近く異なるチヤネル信号を含む複数
チヤネルの信号を多重化して伝送するシステムに
使用される多重化装置を汎用性のある装置で実現
すること、更に具体的に言えば伝送信号の速度に
応じて、階梯的構成の多重化を自動的に行なうこ
とができる時分割多重化装置を実現することであ
る。
本発明は上記目的を達成するため、多重化装置
を次のように構成したことを特徴とする。すなわ
ち、多重化される複数のチヤネル信号が加えられ
る複数のチヤネルユニツト、（このチヤネルユニ
ツトは多重化に適した信号にするため入力信号を
調整するもので多重化された信号のビツト周期の
整数倍の周期の信号に変換したり、入力時点です
でにそのような速度の場合は位相を調整する。そ
してこの複数のチヤネルユニツトの少なくとも一
つは入力チヤネル信号を上記調整された情報（デ
ータ）信号と共にその情報信号の速度を表わす伝
送速度信号を発生するように構成される。）上記
複数のチヤネルユニツトからの情報信号を時分割
多重する論理回路からなるマルチプレクサと上記
伝送速度信号によつて上記マルチプレクサの論理
回路を選択制御し、上記伝送速度に応じたマルチ
プレクサを構成する制御回路とによつて構成され
る。
を次のように構成したことを特徴とする。すなわ
ち、多重化される複数のチヤネル信号が加えられ
る複数のチヤネルユニツト、（このチヤネルユニ
ツトは多重化に適した信号にするため入力信号を
調整するもので多重化された信号のビツト周期の
整数倍の周期の信号に変換したり、入力時点です
でにそのような速度の場合は位相を調整する。そ
してこの複数のチヤネルユニツトの少なくとも一
つは入力チヤネル信号を上記調整された情報（デ
ータ）信号と共にその情報信号の速度を表わす伝
送速度信号を発生するように構成される。）上記
複数のチヤネルユニツトからの情報信号を時分割
多重する論理回路からなるマルチプレクサと上記
伝送速度信号によつて上記マルチプレクサの論理
回路を選択制御し、上記伝送速度に応じたマルチ
プレクサを構成する制御回路とによつて構成され
る。
上記マルチプレクサの好ましい実施形態として
は後述の実施例によつて説明するように、多重化
度が互に階梯的関係にある、論理回路で構成され
るマルチプレクサを入力側から出力側に縦続的に
配置し、上記制御回路からの信号によつて、上記
チヤネルユニツトからの情報信号の上記各マルチ
プレクサへの入力回路が制御されるように構成さ
れるものである。
は後述の実施例によつて説明するように、多重化
度が互に階梯的関係にある、論理回路で構成され
るマルチプレクサを入力側から出力側に縦続的に
配置し、上記制御回路からの信号によつて、上記
チヤネルユニツトからの情報信号の上記各マルチ
プレクサへの入力回路が制御されるように構成さ
れるものである。
なお「多重化度」とは多重化信号の１フレーム
内に多重化できるチヤネル数と言える。又「階梯
的関係」とは互に前段の整数倍の関係をなす関係
を言う。
内に多重化できるチヤネル数と言える。又「階梯
的関係」とは互に前段の整数倍の関係をなす関係
を言う。
又上記情報信号と伝送速度信号を出すチヤネル
ユニツトとしては、入力チヤネル信号から伝送速
度信号を作る場合の他に、チヤネル信号源ですで
に伝送速度信号が発生している場合は単に信号の
中断端子で良い。
ユニツトとしては、入力チヤネル信号から伝送速
度信号を作る場合の他に、チヤネル信号源ですで
に伝送速度信号が発生している場合は単に信号の
中断端子で良い。
「伝送速度の異なる」とは理想的には基本のビ
ツトレート（クロツク周波数）Ｔの整数倍の関係
があることが望ましいが、任意の速度の場合も、
速度変換回路を付加することによつてＴの整数倍
の速度に変換することによつて同様に本発明が適
用される。
ツトレート（クロツク周波数）Ｔの整数倍の関係
があることが望ましいが、任意の速度の場合も、
速度変換回路を付加することによつてＴの整数倍
の速度に変換することによつて同様に本発明が適
用される。
本発明では以下の実施例によつて説明されるよ
うに、伝送速度が例えばT1，T2＝（T2 1）、T3（＝
T3 1）……のような階梯的関係のとき、T1（ｉ＝
１，２……）の速度のチヤネル信号はTi以上のチ
ヤネルユニツトのいずれにも接続することがで
き、多重化装置の用途を拡大し、装置の汎用性を
高める効果を有する。
うに、伝送速度が例えばT1，T2＝（T2 1）、T3（＝
T3 1）……のような階梯的関係のとき、T1（ｉ＝
１，２……）の速度のチヤネル信号はTi以上のチ
ヤネルユニツトのいずれにも接続することがで
き、多重化装置の用途を拡大し、装置の汎用性を
高める効果を有する。
以下図面を用いて本発明を詳細に説明する。
第１図は以後の本発明の理解を容易にするため
に従来の階梯構造による複チヤネルの時分割多重
化システムの構成を示すもので、伝送速度T1，
T2，T3，T4の４種類の複数チヤネルを時分割多
重化して伝送速度T5の時分割多重化信号にする
場合を示す。図示の如く、伝送速度T1のチヤネ
ル１−１〜１−２，１−３〜１−４はそれぞれ伝
送速度T1専用のマルチプレクサ３−１および３
−２加えられ、伝送速度T2の多重化された信号
になる。ここでマルチプレクサが２個になつてい
るのは多重化度によつて単一のマルチプレクサで
多重化できないからである。多重化された伝送速
度T2の２つの多重化信号はマルチプレクサ４−
１によつて伝送速度T3の多重化信号となる。更
にマルチプレクサ４−１の出力信号は入力端子１
−５〜１−６の伝送速度T2の複数チヤネルをマ
ルチプレクサ４−２で多重化して得られた伝送速
度T3の信号とマルチプレクサ５−１で多重化さ
れた伝送速度T4の多重化信号となる。同様に入
力端子１−７〜１−８の伝送速度T3の信号、マ
ルチプレクサ５−２、マルチプレクサ６によつて
伝送速度T5となつて出力端子２より最終的に多
重化された信号として伝送路に送出される。
に従来の階梯構造による複チヤネルの時分割多重
化システムの構成を示すもので、伝送速度T1，
T2，T3，T4の４種類の複数チヤネルを時分割多
重化して伝送速度T5の時分割多重化信号にする
場合を示す。図示の如く、伝送速度T1のチヤネ
ル１−１〜１−２，１−３〜１−４はそれぞれ伝
送速度T1専用のマルチプレクサ３−１および３
−２加えられ、伝送速度T2の多重化された信号
になる。ここでマルチプレクサが２個になつてい
るのは多重化度によつて単一のマルチプレクサで
多重化できないからである。多重化された伝送速
度T2の２つの多重化信号はマルチプレクサ４−
１によつて伝送速度T3の多重化信号となる。更
にマルチプレクサ４−１の出力信号は入力端子１
−５〜１−６の伝送速度T2の複数チヤネルをマ
ルチプレクサ４−２で多重化して得られた伝送速
度T3の信号とマルチプレクサ５−１で多重化さ
れた伝送速度T4の多重化信号となる。同様に入
力端子１−７〜１−８の伝送速度T3の信号、マ
ルチプレクサ５−２、マルチプレクサ６によつて
伝送速度T5となつて出力端子２より最終的に多
重化された信号として伝送路に送出される。
上述する如く、従来の階梯構造によるものは、
伝送速度に応じて、入力端子が固定されるため多
重化される入力チヤネルの伝送速度によつて、使
用されない部分が生じる。例えば、伝送速度T1
のチヤネル信号を入力端子１−５〜１−８に接続
したり、伝送速度T2のものを入力端子１−２〜
１−４あるいは１−７〜１−８に接続できない。
伝送速度に応じて、入力端子が固定されるため多
重化される入力チヤネルの伝送速度によつて、使
用されない部分が生じる。例えば、伝送速度T1
のチヤネル信号を入力端子１−５〜１−８に接続
したり、伝送速度T2のものを入力端子１−２〜
１−４あるいは１−７〜１−８に接続できない。
更に使用する用途によつては、接続を変更しな
ければならず、多重化装置が汎用性に欠ける。
ければならず、多重化装置が汎用性に欠ける。
第２図は本発明による時分割多重化装置の原理
的構成を示す図である。本発明では多重化装置の
各チヤネルの入力部にチヤネル信号の伝送速度信
号（端子１−１−２，１−２−２〜１−ｎ−２に
加えられる）によつて情報信号（端子１−１−
１，１−２−１……１−ｎ−１に加えられる）の
流れを切換える制御回路７−１，７−２……７−
ｎを設け、多重化度が入力側から出力側に階梯的
増大するマルチプレクサ３，４，５，６の一つを
選択接続するように構成される。しかし、全ての
チヤネルの入力部に伝送速度信号を加える必要は
なく、伝送速度が固定され、切換える回路がない
ものが含まれても良い。
的構成を示す図である。本発明では多重化装置の
各チヤネルの入力部にチヤネル信号の伝送速度信
号（端子１−１−２，１−２−２〜１−ｎ−２に
加えられる）によつて情報信号（端子１−１−
１，１−２−１……１−ｎ−１に加えられる）の
流れを切換える制御回路７−１，７−２……７−
ｎを設け、多重化度が入力側から出力側に階梯的
増大するマルチプレクサ３，４，５，６の一つを
選択接続するように構成される。しかし、全ての
チヤネルの入力部に伝送速度信号を加える必要は
なく、伝送速度が固定され、切換える回路がない
ものが含まれても良い。
上記構成から明らかな如く、各入力部には種々
の伝送速度チヤネル信号が接続でき、多重化装置
が種々の多重化システムに使用でき汎用性が高ま
る。
の伝送速度チヤネル信号が接続でき、多重化装置
が種々の多重化システムに使用でき汎用性が高ま
る。
なお、各マルチプレクサ３，４，５，６の多重
化度をそれぞれm1，m2，m3，m4入力信号の速
度をT1，T2，T3，T4とすればm1T1＋m2T2＋
m3T3＋m4T4＜T5の関係が必要であることは当
然である。
化度をそれぞれm1，m2，m3，m4入力信号の速
度をT1，T2，T3，T4とすればm1T1＋m2T2＋
m3T3＋m4T4＜T5の関係が必要であることは当
然である。
そのため各チヤネルの入力部に加えられるチヤ
ネルの伝送速度の和は出力端子５からの信号の伝
送速度以下とする必要がある。
ネルの伝送速度の和は出力端子５からの信号の伝
送速度以下とする必要がある。
第３図および第４図はそれぞれ本発明による多
重化装置を用いた、時分割多重化システムの多重
化部と受信部の分離部の一実施例の構成をす図で
ある。
重化装置を用いた、時分割多重化システムの多重
化部と受信部の分離部の一実施例の構成をす図で
ある。
本実施例は多重化される複数チヤネルの信号の
伝送速度が任意の場合で、これを階梯構造の多重
化ができるように、入力信号の伝送速度より高
く、T1，T2……Toの中で最も近い速度の信号に
速度変換を行なつてから多重化を行なうように構
成される。同図において、任意の伝送速度を有す
る複数チヤネルの信号源Sg−１〜Sg−Ｎからの信
号Ｓ−１〜Ｓ−Ｎはそれぞれチヤネルユニツト７
０−１〜７０−ｎに加えられる。これらのチヤネ
ルユニツトはクロツクジエネルータ８から与えら
れる複数の速度情報Ｃから最適のものを選び、そ
の速度に応じて変換された情報信号Ｄ１〜DNお
よび伝送速度信号Ｖ１〜VNを発しマルチプレク
サ１０に加える。クロツクジエネレータ８は高速
のクロツク信号CLKを発生する発振器と上記ク
ロツク信号CLKを分周して得た複数種の速度の
クロツク信号Ｃ１を作る。
伝送速度が任意の場合で、これを階梯構造の多重
化ができるように、入力信号の伝送速度より高
く、T1，T2……Toの中で最も近い速度の信号に
速度変換を行なつてから多重化を行なうように構
成される。同図において、任意の伝送速度を有す
る複数チヤネルの信号源Sg−１〜Sg−Ｎからの信
号Ｓ−１〜Ｓ−Ｎはそれぞれチヤネルユニツト７
０−１〜７０−ｎに加えられる。これらのチヤネ
ルユニツトはクロツクジエネルータ８から与えら
れる複数の速度情報Ｃから最適のものを選び、そ
の速度に応じて変換された情報信号Ｄ１〜DNお
よび伝送速度信号Ｖ１〜VNを発しマルチプレク
サ１０に加える。クロツクジエネレータ８は高速
のクロツク信号CLKを発生する発振器と上記ク
ロツク信号CLKを分周して得た複数種の速度の
クロツク信号Ｃ１を作る。
又クロツク信号CLKはマルチプレクサ１０の
動作に必要なタイミング信号としても使用され
る。
動作に必要なタイミング信号としても使用され
る。
受信部（第４図）においては、多重化された信
号ａは上記多重化された複数チヤネル信号を分離
するためのデマルチプレクサ１１に加えられる。
クロツク信号抽出回路９は上記多重化信号からク
ロツク信号CLKを抽出し、デマルチプレクサの
動作に必要なタイミング信号としてデマルチプレ
クサ１１に加えられる。デマルチプレクサ１１は
後述する構成によつて、各チヤネル毎の情報信号
Ｄ１〜DNを分離し、それぞれチヤネルユニツト
１２−１〜１２−Ｎに加えられ、逆符号変換され
原信号に再生される。各チヤネルユニツト１２−
１〜１２−Ｎでは速度を示す制御信号Ｖ１〜VN
が与えられ、デマルチプレクサ１１に加えられ
る。
号ａは上記多重化された複数チヤネル信号を分離
するためのデマルチプレクサ１１に加えられる。
クロツク信号抽出回路９は上記多重化信号からク
ロツク信号CLKを抽出し、デマルチプレクサの
動作に必要なタイミング信号としてデマルチプレ
クサ１１に加えられる。デマルチプレクサ１１は
後述する構成によつて、各チヤネル毎の情報信号
Ｄ１〜DNを分離し、それぞれチヤネルユニツト
１２−１〜１２−Ｎに加えられ、逆符号変換され
原信号に再生される。各チヤネルユニツト１２−
１〜１２−Ｎでは速度を示す制御信号Ｖ１〜VN
が与えられ、デマルチプレクサ１１に加えられ
る。
以下、上記実施例の各部の構成、動作について
説明する。
説明する。
第５図は第３図のチヤネルユニツト７０の構成
を示す図で、入力端子１３より任意の伝送速度
TSの信号Ｓが加えられ、メモリ１７に記録され
る。入力端子１４には上記信号Ｓのタイミング信
号Ｃ２が加えられクロツク選択回路１５に加えら
れると共に上記メモリ１７への書き込み制御信号
となる。クロツク選択回路１５は前記第３図の複
数種類のクロツクＣ１が加えられ、この中からク
ロツクＣ２に最も近くかつクロツクＣ３より速い
速度のクロツク信号が選択される。カウンタ１６
は上記選択されたクロツク信号をもとに信号Ｓが
記憶されたメモリ１７から情報信号を読み出すと
共に一定数（フレーム内のパルス数）を読み出し
たら読み出しパルスを止め、スタツフパルス発生
回路１８からスタツフパルスを発生する（スタツ
フパルスは情報信号と織別できるように情報に表
われない符号パターンのパルスで構成される。）。
したがつて、アンド回路１９からは情報信号にス
タツフパルスが加算され、出力端子２０から一定
の伝送速度の信号Ｄが発生する（第３図のＤ１〜
DNに対応する）。又カウンタ１６の一部は伝送
速度信号発生回路２１に加えられ信号Ｄの速度に
対応した伝送速度信号Ｖを出力端子２２から発生
する。（第３図のＶ１〜VNに対応する。） 第６図は第２図のマルチプレクサ１０の一実施
例の構成を示す回路図である。第６図において、
点線で示すブロツク７，３，４，５および６は、
それぞれ、第２図の同一番号に対応するマルチプ
レクサ選択のための切換制御回路およびマルチプ
レクサである。
を示す図で、入力端子１３より任意の伝送速度
TSの信号Ｓが加えられ、メモリ１７に記録され
る。入力端子１４には上記信号Ｓのタイミング信
号Ｃ２が加えられクロツク選択回路１５に加えら
れると共に上記メモリ１７への書き込み制御信号
となる。クロツク選択回路１５は前記第３図の複
数種類のクロツクＣ１が加えられ、この中からク
ロツクＣ２に最も近くかつクロツクＣ３より速い
速度のクロツク信号が選択される。カウンタ１６
は上記選択されたクロツク信号をもとに信号Ｓが
記憶されたメモリ１７から情報信号を読み出すと
共に一定数（フレーム内のパルス数）を読み出し
たら読み出しパルスを止め、スタツフパルス発生
回路１８からスタツフパルスを発生する（スタツ
フパルスは情報信号と織別できるように情報に表
われない符号パターンのパルスで構成される。）。
したがつて、アンド回路１９からは情報信号にス
タツフパルスが加算され、出力端子２０から一定
の伝送速度の信号Ｄが発生する（第３図のＤ１〜
DNに対応する）。又カウンタ１６の一部は伝送
速度信号発生回路２１に加えられ信号Ｄの速度に
対応した伝送速度信号Ｖを出力端子２２から発生
する。（第３図のＶ１〜VNに対応する。） 第６図は第２図のマルチプレクサ１０の一実施
例の構成を示す回路図である。第６図において、
点線で示すブロツク７，３，４，５および６は、
それぞれ、第２図の同一番号に対応するマルチプ
レクサ選択のための切換制御回路およびマルチプ
レクサである。
本実施例では16個のチヤネルCH１〜CH１６
の入力端子（チヤネルユニツト）があり、多重化
される伝送速度T1，T2＝（2T1）、T3（＝2T2）お
よびT4（＝2T3）の４種類である。
の入力端子（チヤネルユニツト）があり、多重化
される伝送速度T1，T2＝（2T1）、T3（＝2T2）お
よびT4（＝2T3）の４種類である。
チヤネルCH１，CH９は伝送速度T1，T2，
T3，T4のいずれの信号も加えることができる。
チヤネルＣ５，CH１３は伝送速度T1，T2，T3
の信号を接続できる。チヤネルCH３，CH７，
CH１１およびCH１５は伝送速度T1，T2の信号
を接続できる。チヤネルCH２，CH４，CH６，
CH８，CH１０，CH１２，CH１４およびCH１
６は伝送速度T1のみの信号を接続できる。した
がつて、これらの入力端子には速度制御信号はな
い。チヤネルCH９〜CH１６はチヤネルCH１〜
CH８と全く同一に構成されているので、説明を
省略し、以下チヤネルCH１〜CH８について説
明する。
T3，T4のいずれの信号も加えることができる。
チヤネルＣ５，CH１３は伝送速度T1，T2，T3
の信号を接続できる。チヤネルCH３，CH７，
CH１１およびCH１５は伝送速度T1，T2の信号
を接続できる。チヤネルCH２，CH４，CH６，
CH８，CH１０，CH１２，CH１４およびCH１
６は伝送速度T1のみの信号を接続できる。した
がつて、これらの入力端子には速度制御信号はな
い。チヤネルCH９〜CH１６はチヤネルCH１〜
CH８と全く同一に構成されているので、説明を
省略し、以下チヤネルCH１〜CH８について説
明する。
第１のチヤネルCH１において、情報（デー
タ）信号は入力端子３３−１に加えられ、AND
回路３４−１で、４つに分割され、それぞれ
ANDゲート３６−１、NANDゲート３６−２，
３６−３および３６−４に加えられる。入力端子
３３−２および３３−３はチヤネルCH１の伝送
速度制御信号入力端子で、伝送速度T1，T2，
T3，T4対して、制御信号con t01、およびcon t10
はそれぞれ（０，０），（１，０），（０，１）およ
び（１，１）が割当てられる。伝送速度がT1の
ときはインバータ３４−２，３４−３の出力が
“１”となり、ANDゲート３６−１のみを開き、
情報信号をNORゲート３８−１に加える。同様
にして、速度制御信号が（１，０），（０，１），
（１，１）のときは、インバータ３４−２，３４
−３，３４−１および３５−２によつて、
NAND３６−１，３６−３，３６−４の一つが
選ばれ、それぞれ、NANDゲート３９−１，４
２−１，４５に加えられる。これは伝送速度T2，
T3，T4のマルチプレクサに直接情報信号が加え
られることを意味する。チヤネルCH２は伝送速
度信号がなく、入力端子３４−４に加えられた情
報信号はアンドゲート３５−３，３６−５を経て
シフトレジスタ３７−１に加えられる。アンドゲ
ート３５−３，３５−６は遅延時間を調整するた
めのものである。
タ）信号は入力端子３３−１に加えられ、AND
回路３４−１で、４つに分割され、それぞれ
ANDゲート３６−１、NANDゲート３６−２，
３６−３および３６−４に加えられる。入力端子
３３−２および３３−３はチヤネルCH１の伝送
速度制御信号入力端子で、伝送速度T1，T2，
T3，T4対して、制御信号con t01、およびcon t10
はそれぞれ（０，０），（１，０），（０，１）およ
び（１，１）が割当てられる。伝送速度がT1の
ときはインバータ３４−２，３４−３の出力が
“１”となり、ANDゲート３６−１のみを開き、
情報信号をNORゲート３８−１に加える。同様
にして、速度制御信号が（１，０），（０，１），
（１，１）のときは、インバータ３４−２，３４
−３，３４−１および３５−２によつて、
NAND３６−１，３６−３，３６−４の一つが
選ばれ、それぞれ、NANDゲート３９−１，４
２−１，４５に加えられる。これは伝送速度T2，
T3，T4のマルチプレクサに直接情報信号が加え
られることを意味する。チヤネルCH２は伝送速
度信号がなく、入力端子３４−４に加えられた情
報信号はアンドゲート３５−３，３６−５を経て
シフトレジスタ３７−１に加えられる。アンドゲ
ート３５−３，３５−６は遅延時間を調整するた
めのものである。
チヤネルCH３では、端子３３−５に情報信号
端子３３−６に伝送速度信号が加えられる。この
速度信号は速度がT1のとき“０”、速度T2のとき
“１”の論理信号が加えられ、２つの速度の信号
のみが結合できる。インバータ３４−５，３５−
４によつてアンドゲート３６−６，３６−７を駆
動する。端子３３−７は速度T1のみの信号が加
えられる。AND回路３５−５，３６−８は遅延
調整のためのものである。チヤネルCH５は速度
T1，T2，T3ものを接続できる（端子３３−８は
情報入力端子、３３−９，３３−１０は速度信号
入力端子、３４−７，３４−８，３５−６，３５
−７はインバータ、３６−９はANDゲート、３
６−１０，３６−１１はNANDゲート）。チヤネ
ルCH６は伝送速度T1のみ結合できる（３３−１
１入力端子、３５−８，３６−１２は遅延時間調
整のためのAND回路）。チヤネルCH７はチヤネ
ルCH３と同様の構成（３３−１２は情報入力端
子、３３−１３は伝送速度信号入力端子、３４−
１０，３５−９はインバータ、３６−１３は
ANDゲート、３６−１４はNANDゲート）で速
度T1とT2のものを結合できる。チヤネルCH８は
チヤネルCH２と同様の構成で（３３−１４は入
力端子、３５−１０，３６−１５は遅延時間調整
のためのNAND回路）で速度T1のみを結合でき
る。
端子３３−６に伝送速度信号が加えられる。この
速度信号は速度がT1のとき“０”、速度T2のとき
“１”の論理信号が加えられ、２つの速度の信号
のみが結合できる。インバータ３４−５，３５−
４によつてアンドゲート３６−６，３６−７を駆
動する。端子３３−７は速度T1のみの信号が加
えられる。AND回路３５−５，３６−８は遅延
調整のためのものである。チヤネルCH５は速度
T1，T2，T3ものを接続できる（端子３３−８は
情報入力端子、３３−９，３３−１０は速度信号
入力端子、３４−７，３４−８，３５−６，３５
−７はインバータ、３６−９はANDゲート、３
６−１０，３６−１１はNANDゲート）。チヤネ
ルCH６は伝送速度T1のみ結合できる（３３−１
１入力端子、３５−８，３６−１２は遅延時間調
整のためのAND回路）。チヤネルCH７はチヤネ
ルCH３と同様の構成（３３−１２は情報入力端
子、３３−１３は伝送速度信号入力端子、３４−
１０，３５−９はインバータ、３６−１３は
ANDゲート、３６−１４はNANDゲート）で速
度T1とT2のものを結合できる。チヤネルCH８は
チヤネルCH２と同様の構成で（３３−１４は入
力端子、３５−１０，３６−１５は遅延時間調整
のためのNAND回路）で速度T1のみを結合でき
る。
チヤネルCH１〜CH８に加えられる情報信号
の速度が全てT1のときは、チヤネルCH１，CH
３，CH５，CH７はそれぞれNOR回路３８−
１，３８−２，３８−３，３８−４に直接加えら
れ、チヤネルCH２，CH４，CH６，CH８はそ
れぞれシフトレジスタ３７−１，３７−２，３７
−３，３７−４に加えられる。シフトレジスタは
クロツク入力端子３２からのクロツク信号CLK
をフリツプフロツプからなる１／２分周器４６を
経たクロツク信号によつて駆動され、入力信号を
速度T1の１／２周期遅延する。AND回路５０は
遅延時間調整のための回路である。NOR回路３
８−１および３８−３の出力はそれぞれNAND
回路３９−１および３９−３を経てOR回路４１
−１および４１−２に直接加えられ、NOR回路
３８−２および３８−４の出力はそれぞれ
NAND回路３９−２および３９−８を経て、シ
フトレジスタ４０−１および４０−２で、速度
T1の１／４周期遅延されて、OR回路４１−１お
よび４１−２に加えられる。NAND回路３９は
負論理を入力とするため正論理信号ではOR回路
（すなわち加算回路）を考えて良い。シフトレジ
スタ４０はシフト遅延回路４７、AND回路４９
によつて遅延時間を調整されたクロツク信号によ
つて駆動され、入力信号を速度T1の１／４周期
遅延するものである。同様にしてOR回路４１−
１および４１−２の出力はそれぞれNAND回路
４２−１および４２−２、シフトレジスタ４３を
経てNOR回路４４に加えられる。シフトレジス
タ４３は遅延回路４７、AND回路４８によつて
遅延時間を調整されたクロツク信号によつて速度
T1の１／８周期遅延するものである。したがつ
て、NOR回路４４の出力はCH１〜CH８の信号
が時分割多重された信号となる。さらに上記CH
１〜CH８の回路と同一の回路５３を設けNAND
回路４５を介してOR回路５２に加えれば16チヤ
ネルの時分割多重信号が得られる。なお、５１は
波形整形回路で、多重度が高くなり、パルス幅を
狭くする必要が生じるために設けたものである。
の速度が全てT1のときは、チヤネルCH１，CH
３，CH５，CH７はそれぞれNOR回路３８−
１，３８−２，３８−３，３８−４に直接加えら
れ、チヤネルCH２，CH４，CH６，CH８はそ
れぞれシフトレジスタ３７−１，３７−２，３７
−３，３７−４に加えられる。シフトレジスタは
クロツク入力端子３２からのクロツク信号CLK
をフリツプフロツプからなる１／２分周器４６を
経たクロツク信号によつて駆動され、入力信号を
速度T1の１／２周期遅延する。AND回路５０は
遅延時間調整のための回路である。NOR回路３
８−１および３８−３の出力はそれぞれNAND
回路３９−１および３９−３を経てOR回路４１
−１および４１−２に直接加えられ、NOR回路
３８−２および３８−４の出力はそれぞれ
NAND回路３９−２および３９−８を経て、シ
フトレジスタ４０−１および４０−２で、速度
T1の１／４周期遅延されて、OR回路４１−１お
よび４１−２に加えられる。NAND回路３９は
負論理を入力とするため正論理信号ではOR回路
（すなわち加算回路）を考えて良い。シフトレジ
スタ４０はシフト遅延回路４７、AND回路４９
によつて遅延時間を調整されたクロツク信号によ
つて駆動され、入力信号を速度T1の１／４周期
遅延するものである。同様にしてOR回路４１−
１および４１−２の出力はそれぞれNAND回路
４２−１および４２−２、シフトレジスタ４３を
経てNOR回路４４に加えられる。シフトレジス
タ４３は遅延回路４７、AND回路４８によつて
遅延時間を調整されたクロツク信号によつて速度
T1の１／８周期遅延するものである。したがつ
て、NOR回路４４の出力はCH１〜CH８の信号
が時分割多重された信号となる。さらに上記CH
１〜CH８の回路と同一の回路５３を設けNAND
回路４５を介してOR回路５２に加えれば16チヤ
ネルの時分割多重信号が得られる。なお、５１は
波形整形回路で、多重度が高くなり、パルス幅を
狭くする必要が生じるために設けたものである。
第７図は第６図における各チヤネル信号の時間
関係を示すもので、特に、16チヤネルの全てに速
度T1の信号が加えられて多重化する場合の１フ
レーム間の様子を示している。同図においてＥ０
は16多重化されたときのタイミング信号を示し、
Ｅ１，Ｅ２，Ｅ３，Ｅ４，Ｅ５はマルチプレクサ
３，４，５の入出力の各チヤネル信号の時間間係
を示し、マルチプレクサ５の出力はＥ６のように
なる。更に同様のチヤネル９〜１６の多重化信号
と多重化するとＥ８のようなチヤネルの配列信号
となる。（パルスの上の番号はチヤネルの番号を
示す。） 以上は伝送速度が全てT1である場合について
述べたが、この場合はチヤネルCH１〜CH８の
いずれに接続しても良い。
関係を示すもので、特に、16チヤネルの全てに速
度T1の信号が加えられて多重化する場合の１フ
レーム間の様子を示している。同図においてＥ０
は16多重化されたときのタイミング信号を示し、
Ｅ１，Ｅ２，Ｅ３，Ｅ４，Ｅ５はマルチプレクサ
３，４，５の入出力の各チヤネル信号の時間間係
を示し、マルチプレクサ５の出力はＥ６のように
なる。更に同様のチヤネル９〜１６の多重化信号
と多重化するとＥ８のようなチヤネルの配列信号
となる。（パルスの上の番号はチヤネルの番号を
示す。） 以上は伝送速度が全てT1である場合について
述べたが、この場合はチヤネルCH１〜CH８の
いずれに接続しても良い。
伝送速度がT2のときはチヤネルCH１，CH３，
CH５，CH７に接続することができ、速度がT3
のときはCH１，CH５、速度がT4のときはCH１
に接続する。もちろん、全てのチヤネルにつき
CH１のように、速度制御情報端子ならびにT1〜
T4に対応するゲートを設けることによつて、ど
のチヤネルに接続しても良いように構成できる
が、あらかじめ速度が遅いものが多使用されるこ
とが分つているときは上記第６図の実施例のよう
に構成することが回路構成の簡単さから好まし
い。
CH５，CH７に接続することができ、速度がT3
のときはCH１，CH５、速度がT4のときはCH１
に接続する。もちろん、全てのチヤネルにつき
CH１のように、速度制御情報端子ならびにT1〜
T4に対応するゲートを設けることによつて、ど
のチヤネルに接続しても良いように構成できる
が、あらかじめ速度が遅いものが多使用されるこ
とが分つているときは上記第６図の実施例のよう
に構成することが回路構成の簡単さから好まし
い。
なお、第６図の実施例の場合、例えば第１チヤ
ネルについてみると、伝送速度T1，T2，T3，T4
に対して情報信号はそれぞれ第７図のＦ１，Ｆ
２，Ｆ３，Ｆ４のようにタイムスロツトを占有す
るため、速度T2のときは第２チヤネルの入力端
子３３−４に他のチヤネル信号を加えることがで
きず、速度T3のときは第２、第３、第４の入力
端子には他のチヤネル信号を加えることができ
ず、速度T4のとき第２〜８チヤネルの入力端子
にチヤネル信号を加えることはできない。同様に
速度T2のチヤネル信号がチヤネルCH３，CH５、
あるいはCH７のいずれかに接続されるときは、
それぞれ、その下側のチヤネルCH４，CH６，
CH８にチヤネル信号を接続しないようにする必
要がある。又速度T3のチヤネル信号が、チヤネ
ルCH５に加えられるときはその下の２つのチヤ
ネルCH６およびCH７のチヤネルは使用できな
い。
ネルについてみると、伝送速度T1，T2，T3，T4
に対して情報信号はそれぞれ第７図のＦ１，Ｆ
２，Ｆ３，Ｆ４のようにタイムスロツトを占有す
るため、速度T2のときは第２チヤネルの入力端
子３３−４に他のチヤネル信号を加えることがで
きず、速度T3のときは第２、第３、第４の入力
端子には他のチヤネル信号を加えることができ
ず、速度T4のとき第２〜８チヤネルの入力端子
にチヤネル信号を加えることはできない。同様に
速度T2のチヤネル信号がチヤネルCH３，CH５、
あるいはCH７のいずれかに接続されるときは、
それぞれ、その下側のチヤネルCH４，CH６，
CH８にチヤネル信号を接続しないようにする必
要がある。又速度T3のチヤネル信号が、チヤネ
ルCH５に加えられるときはその下の２つのチヤ
ネルCH６およびCH７のチヤネルは使用できな
い。
上記実施例から分るように、多重化できるチヤ
ネル信号の組合せが多くなり、多重化装置の汎用
性が拡大される。簡単のため、上記実施例におい
てチヤネルCH１〜CH８を使用して、多重化で
きる最大の組合せ（第７図のＥ８のように全ての
タイムスロツトに信号が存在する場）について、
上記実施例の場合と、上記実施例において、各チ
ヤネルが伝送速度信号によつて制御されない専用
の回路で構成した場合とを比較すると、専用回路
で構成した場、T4，T3＋T2×２，T3＋T2＋T1
×２，T3＋T1×４，T2×２＋T1×４の５通りで
あるが、上記実施例の場合は、上記の場合の他に
T3×２，T2×４，T2×３＋T1×２，T2＋T1×
６，T1×８の多重化が可能となる。なお上記Tn
×ｎ（ｍ＝１，２，３，４，ｎ＝１〜８）は速度
Tnのものをｎ個接続することを意味する。上記
計算は単に組合せの種類のみを示したが同一速度
のチヤネル組合せの数は専用の場合に比較し非常
に増大することは明らかである。例えばT2のも
のを２個組合せる場合、上記実施例ではT2が接
続できるチヤネルはCH１，CH３，CH５，CH
７の４個であるから 4C2＝６通り有り、CH３，
CH７の２つのみをT2の専用とした場合の１通り
に比べ汎用性が高まる。
ネル信号の組合せが多くなり、多重化装置の汎用
性が拡大される。簡単のため、上記実施例におい
てチヤネルCH１〜CH８を使用して、多重化で
きる最大の組合せ（第７図のＥ８のように全ての
タイムスロツトに信号が存在する場）について、
上記実施例の場合と、上記実施例において、各チ
ヤネルが伝送速度信号によつて制御されない専用
の回路で構成した場合とを比較すると、専用回路
で構成した場、T4，T3＋T2×２，T3＋T2＋T1
×２，T3＋T1×４，T2×２＋T1×４の５通りで
あるが、上記実施例の場合は、上記の場合の他に
T3×２，T2×４，T2×３＋T1×２，T2＋T1×
６，T1×８の多重化が可能となる。なお上記Tn
×ｎ（ｍ＝１，２，３，４，ｎ＝１〜８）は速度
Tnのものをｎ個接続することを意味する。上記
計算は単に組合せの種類のみを示したが同一速度
のチヤネル組合せの数は専用の場合に比較し非常
に増大することは明らかである。例えばT2のも
のを２個組合せる場合、上記実施例ではT2が接
続できるチヤネルはCH１，CH３，CH５，CH
７の４個であるから 4C2＝６通り有り、CH３，
CH７の２つのみをT2の専用とした場合の１通り
に比べ汎用性が高まる。
第８図は第６図の実施例の回路によつて時分割
多重化され、伝送されたチヤネル信号を分離する
回路の構成を示す図で、第４図のデマルチプレク
サ１１に対応する。多重化された信号ａは入力端
子５４、遅延時間調整のためのアンド回路５５、
遅延回路５６、フアンアウト数調整のためのアン
ド回路５７，５８を経て、チヤネル信号分離のた
めのNORゲート回路５９−１，５９−２，５９
−３，５９−４……５９−１６に加えられる。
多重化され、伝送されたチヤネル信号を分離する
回路の構成を示す図で、第４図のデマルチプレク
サ１１に対応する。多重化された信号ａは入力端
子５４、遅延時間調整のためのアンド回路５５、
遅延回路５６、フアンアウト数調整のためのアン
ド回路５７，５８を経て、チヤネル信号分離のた
めのNORゲート回路５９−１，５９−２，５９
−３，５９−４……５９−１６に加えられる。
多重化された信号ａから抽出された（第３図の
９）クロツク信号CLKは入力端子６０に加えら
れ、Ｄフリツプフロツプ６１−１で構成される1/
２分周器で速度T4に対応するクロツク信号（第７
図のＥ０に対応）に変換される。さらに同じ構成
の分周器６１−２および６１−３によつて、速度
T3〉に対応するクロツク信号に、分周器６１−
４，６１−５，６１−６および６１−７によつて
速度T2に対応するクロツク信号に、そして、分
周器６１−８……６１−１５によつて速度T1に
対応するクロツク信号に変換される。ブロツク６
２は上記各分周器６１−１……６１−１４のクロ
ツク信号から各チヤネルの信号を分離するための
ゲート駆動信号を作る論理回路である。第１のチ
ヤネルCH１について説明すると、チヤネルユニ
ツト（第３図の１２−１）から、選択すべき速度
に対応する速度制御信号CONT０１および
CONT０２が加えられるこの制御信号は多重化
伝送システムを構成するときに各チヤネルの送信
側の伝送速度が分つているため前もつて設定され
る。多重化回路で説明したように、速度がT1の
ときは論理値（cont01，cont10）が（０，０）、
T2，T3およびT4に対してはそれぞれ（１，０）、
（０，１）および（１，１）となる。したがつて、
インバータ６３−１，６３−２，６３−３，６３
−４およびAND回路６４−１，６４−２の論理
回路によつて、速度T1，T2，T3およびT4に対し
て、第７図のＦ１〜Ｆ４のようなパルス信号を作
るためそれぞれANDゲート６５−４，６５−３，
６５−２および６５−１が開き、それぞれ分周器
６１−８，６１−４，６１−２および６１−１の
出力を通しNOR回路６６に加える。NOR回路６
６は負論理信号のタイミング信号となり、NOR
ゲート回路５９−１を駆動し、チヤネルCH１の
信号を分離する。インバータ６７は負論理のタイ
ミング信号を正論理のクロツク信号に変えるもの
で、分離されたチヤネルCH１の信号処理回路
（図示せず）にクロツク信号として加えられる。
他のチヤネルについても全く同様の動作を行なう
もので、図示の論理回路によつて、その構成、動
作は明らかと思われるのでその詳細な説明は省略
する。
９）クロツク信号CLKは入力端子６０に加えら
れ、Ｄフリツプフロツプ６１−１で構成される1/
２分周器で速度T4に対応するクロツク信号（第７
図のＥ０に対応）に変換される。さらに同じ構成
の分周器６１−２および６１−３によつて、速度
T3〉に対応するクロツク信号に、分周器６１−
４，６１−５，６１−６および６１−７によつて
速度T2に対応するクロツク信号に、そして、分
周器６１−８……６１−１５によつて速度T1に
対応するクロツク信号に変換される。ブロツク６
２は上記各分周器６１−１……６１−１４のクロ
ツク信号から各チヤネルの信号を分離するための
ゲート駆動信号を作る論理回路である。第１のチ
ヤネルCH１について説明すると、チヤネルユニ
ツト（第３図の１２−１）から、選択すべき速度
に対応する速度制御信号CONT０１および
CONT０２が加えられるこの制御信号は多重化
伝送システムを構成するときに各チヤネルの送信
側の伝送速度が分つているため前もつて設定され
る。多重化回路で説明したように、速度がT1の
ときは論理値（cont01，cont10）が（０，０）、
T2，T3およびT4に対してはそれぞれ（１，０）、
（０，１）および（１，１）となる。したがつて、
インバータ６３−１，６３−２，６３−３，６３
−４およびAND回路６４−１，６４−２の論理
回路によつて、速度T1，T2，T3およびT4に対し
て、第７図のＦ１〜Ｆ４のようなパルス信号を作
るためそれぞれANDゲート６５−４，６５−３，
６５−２および６５−１が開き、それぞれ分周器
６１−８，６１−４，６１−２および６１−１の
出力を通しNOR回路６６に加える。NOR回路６
６は負論理信号のタイミング信号となり、NOR
ゲート回路５９−１を駆動し、チヤネルCH１の
信号を分離する。インバータ６７は負論理のタイ
ミング信号を正論理のクロツク信号に変えるもの
で、分離されたチヤネルCH１の信号処理回路
（図示せず）にクロツク信号として加えられる。
他のチヤネルについても全く同様の動作を行なう
もので、図示の論理回路によつて、その構成、動
作は明らかと思われるのでその詳細な説明は省略
する。
以上、実施例によつて説明したように、本発明
による多重化装置では、チヤネル入力端子に異な
つた伝送速度の信号を加えることができるため、
同一種の多重化装置を異なつた多重化システムに
使用することができる、すなわち汎用性を高める
ことができ、これらを半導体集積回路で実現する
場合生産コストを著しく低減できる効果を有す
る。
による多重化装置では、チヤネル入力端子に異な
つた伝送速度の信号を加えることができるため、
同一種の多重化装置を異なつた多重化システムに
使用することができる、すなわち汎用性を高める
ことができ、これらを半導体集積回路で実現する
場合生産コストを著しく低減できる効果を有す
る。
第１図は従来の階梯的多重化装置の構成を説明
するための図、第２図は本発明の多重化装置の原
理的構成を示すブロツク図、第３図及び第４図は
それぞれ本発明による多重化装置を用いた多重化
伝送システムの送信部および受信部の一実施例の
構成ブロツク図、第５図は上記第３図におけるチ
ヤネルユニツトの一実施例の構成ブロツク図、第
６図は本発明による多重化装置の一実施例の回路
図、第７図は上記第６図の実施例の動作説明のた
めのタイムチヤート図、第８図は上記多重化装置
で多重化された信号を分離するデマルチプレクサ
の一実施例の回路図である。 １−１〜１−８，１３……入力端子、２……多
重化信号出力端子、３，４，５，６，１０……マ
ルチプレクサ、７……制御回路、７０……チヤネ
ルユニツト、８……クロツクジエネレータ、９…
…クロツク抽出回路、１１……デマルチプレク
サ、１２……チヤネルユニツト、１４……クロツ
ク信号入力端子、１５……クロツク選択回路、１
６……カウンタ、１７……メモリ、１８……スタ
ツフパルス発生回路、１９……OR回路、２０…
…情報信号出力端子、２１……速度制御信号発生
回路、２２……速度制御信号出力端子。
するための図、第２図は本発明の多重化装置の原
理的構成を示すブロツク図、第３図及び第４図は
それぞれ本発明による多重化装置を用いた多重化
伝送システムの送信部および受信部の一実施例の
構成ブロツク図、第５図は上記第３図におけるチ
ヤネルユニツトの一実施例の構成ブロツク図、第
６図は本発明による多重化装置の一実施例の回路
図、第７図は上記第６図の実施例の動作説明のた
めのタイムチヤート図、第８図は上記多重化装置
で多重化された信号を分離するデマルチプレクサ
の一実施例の回路図である。 １−１〜１−８，１３……入力端子、２……多
重化信号出力端子、３，４，５，６，１０……マ
ルチプレクサ、７……制御回路、７０……チヤネ
ルユニツト、８……クロツクジエネレータ、９…
…クロツク抽出回路、１１……デマルチプレク
サ、１２……チヤネルユニツト、１４……クロツ
ク信号入力端子、１５……クロツク選択回路、１
６……カウンタ、１７……メモリ、１８……スタ
ツフパルス発生回路、１９……OR回路、２０…
…情報信号出力端子、２１……速度制御信号発生
回路、２２……速度制御信号出力端子。
Claims (1)
- 【特許請求の範囲】 １ 伝送速度が異なるチヤネル信号を時分割多重
する装置において、入力チヤネル信号を基に情報
信号および伝送速度信号を出力するチヤネルユニ
ツトを含む複数個のチヤネルユニツトと、多重化
度が異なる縦続接続された複数のマルチプレクサ
と、上記チヤネルユニツトからの伝送速度信号に
応じて上記各マルチプレクサをそれぞれ選択制御
して上記各チヤネルユニツトからの情報信号をそ
れぞれ時分割多重せしめる制御回路とを具備して
なることを特徴とする時分割多重化装置。 ２ 第１項記載の多重化装置において、上記縦続
接続された複数のマルチプレクサは多重化度が階
梯的に異なるよう配置されてなる時分割多重化装
置。 ３ 第１項又は第２項記載の多重化装置におい
て、上記入力チヤネル信号を基に情報信号および
伝送速度信号を出力するチヤネルユニツトは、上
記入力チヤネル信号を上記入力チヤネル信号の伝
送速度より速い速度の情報信号に変換する回路
と、上記情報信号の速度を表わす伝送速度信号を
作る回路とから構成された時分割多重化装置。 ４ 第１項、第２項又は第３項の多重化装置にお
いて、上記制御回路は上記各チヤネルユニツト毎
に設けられ、対応するチヤネルユニツトから情報
信号および伝送速度信号を入力し、かつ上記各制
御回路は上記多重化度が異なる縦続接続された複
数のマルチプレクサにそれぞれ接続され、上記伝
送速度信号によつて選択される一つのマルチプレ
クサに上記情報信号を出力する時分割多重化装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130096A JPS5833334A (ja) | 1981-08-21 | 1981-08-21 | 時分割多重化装置 |
| US06/408,806 US4504943A (en) | 1981-08-21 | 1982-08-17 | Time domain multiplexer |
| DE8282107654T DE3272144D1 (en) | 1981-08-21 | 1982-08-20 | Time domain multiplexer |
| EP82107654A EP0073043B1 (en) | 1981-08-21 | 1982-08-20 | Time domain multiplexer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130096A JPS5833334A (ja) | 1981-08-21 | 1981-08-21 | 時分割多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833334A JPS5833334A (ja) | 1983-02-26 |
| JPH0262979B2 true JPH0262979B2 (ja) | 1990-12-27 |
Family
ID=15025856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56130096A Granted JPS5833334A (ja) | 1981-08-21 | 1981-08-21 | 時分割多重化装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4504943A (ja) |
| EP (1) | EP0073043B1 (ja) |
| JP (1) | JPS5833334A (ja) |
| DE (1) | DE3272144D1 (ja) |
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- 1982-08-17 US US06/408,806 patent/US4504943A/en not_active Expired - Lifetime
- 1982-08-20 EP EP82107654A patent/EP0073043B1/en not_active Expired
- 1982-08-20 DE DE8282107654T patent/DE3272144D1/de not_active Expired
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| JPS5833334A (ja) | 1983-02-26 |
| US4504943A (en) | 1985-03-12 |
| DE3272144D1 (en) | 1986-08-28 |
| EP0073043A1 (en) | 1983-03-02 |
| EP0073043B1 (en) | 1986-07-23 |
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