JPH0267729A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0267729A JPH0267729A JP63219118A JP21911888A JPH0267729A JP H0267729 A JPH0267729 A JP H0267729A JP 63219118 A JP63219118 A JP 63219118A JP 21911888 A JP21911888 A JP 21911888A JP H0267729 A JPH0267729 A JP H0267729A
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- JP
- Japan
- Prior art keywords
- wiring layer
- pad
- wiring
- input
- wiring layers
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、半導体装置に関し、特に入出力信号の取り出
し方法に関する。
し方法に関する。
［従来の技術１
以下、従来の技術について、３層の配線層を有する半導
体装置において、入出力信号を１層目の配線層で取り出
す場合で説明する。
体装置において、入出力信号を１層目の配線層で取り出
す場合で説明する。
前記における従来例は第３図の如きであった。
第３図に示されるように、パッドは最上部３層目配線層
３１の単層構造であり、入出力信号をパッドから１層目
の配線層３３で取り出す場合、パッド外側にて３層目の
配線層３１と２層目の配線層３２とを３４のコンタクト
ホールで接続し、かつ、２層目の配線層３２と１層目の
配線層３３とを３５のコンタクトホールで接続していた
。
３１の単層構造であり、入出力信号をパッドから１層目
の配線層３３で取り出す場合、パッド外側にて３層目の
配線層３１と２層目の配線層３２とを３４のコンタクト
ホールで接続し、かつ、２層目の配線層３２と１層目の
配線層３３とを３５のコンタクトホールで接続していた
。
以上、従来例を３層の配線層を有し、かつ、入出力信号
をパッドから１層目の配線層で引き出す場合について説
明したが、３層以外の多層の配線層を有し、かつ、入出
力信号を任意の配線層で弓き出す場合においても、従来
においては、第３図に示される従来例同様パッドを構成
する最上部配線層から前記任意の配線層までパッドの外
側で順次金配線Ｍ間をコンタクトホールで個々に接続し
ていた。
をパッドから１層目の配線層で引き出す場合について説
明したが、３層以外の多層の配線層を有し、かつ、入出
力信号を任意の配線層で弓き出す場合においても、従来
においては、第３図に示される従来例同様パッドを構成
する最上部配線層から前記任意の配線層までパッドの外
側で順次金配線Ｍ間をコンタクトホールで個々に接続し
ていた。
〔発明が解決しようとする課題１
今日、半導体装置において、チップ面積縮小の為、多層
配線比の傾向が著じるしい。
配線比の傾向が著じるしい。
多層の配線層を有する半導体装置において、入出力信号
をパッドから任意の配線層で取り出す場合、従来技術に
おいては、以下の理由によりチップ面積の増加、品質悪
化等の問題があった。
をパッドから任意の配線層で取り出す場合、従来技術に
おいては、以下の理由によりチップ面積の増加、品質悪
化等の問題があった。
１、パッドと前記任意の配線層までの距離は、前記任意
の配線層が下層になる程長くなる。
の配線層が下層になる程長くなる。
２、特に出力信号等大電流が流れる場合には、配線溶断
防止の為各配線層間を接続するコンタクトホールの面積
を大きくする必要がある。逆に、チップ面積に制限があ
り、各配線層間を接続するコンタクトホールの面積が十
分数れない場合、配線溶断という問題が起こる。
防止の為各配線層間を接続するコンタクトホールの面積
を大きくする必要がある。逆に、チップ面積に制限があ
り、各配線層間を接続するコンタクトホールの面積が十
分数れない場合、配線溶断という問題が起こる。
そこで本発明は以上の如き問題点を解決するもので、チ
ップ面積の増加なしに入出力信号をパッドから直接任意
の配線層で取り出すことを可能とし、かつ、品質の向上
した半導体装置を提供することを目的とする。
ップ面積の増加なしに入出力信号をパッドから直接任意
の配線層で取り出すことを可能とし、かつ、品質の向上
した半導体装置を提供することを目的とする。
［課題を解決するための手段］
本発明の半導体装置は、
ａ）ＩＣにおいて、
ｂ）少なくとも２層以上の金属配線層とＣ）パッドとを
有し ｄ）前記パッドが前記少なくとも２層以上の金属配線層
すべてを具備し、かつ、前記少なくとも２層以上の金属
配線層すべてをコンタクトホールにて接続して構成され
、 ｅ）かつ、ＩＣ内部の任意の金属配線層と前記パッドと
を直接接続したことを特徴とする。
有し ｄ）前記パッドが前記少なくとも２層以上の金属配線層
すべてを具備し、かつ、前記少なくとも２層以上の金属
配線層すべてをコンタクトホールにて接続して構成され
、 ｅ）かつ、ＩＣ内部の任意の金属配線層と前記パッドと
を直接接続したことを特徴とする。
〔実 施 例１
以下、本発明について、３層の配線層を有する半導体装
置の実施例で説明する。
置の実施例で説明する。
第１図（ａ）、（ｂ）は、本発明のパッドの基本的な実
施例を示すそれぞれ平面図、断面図である。第１図にお
いて、１１は３層目配線層、１２は２層目配線層、１３
は１層目配線層であり、前記１１と１２とは１４のコン
タクトホールで、前記１２と１３とは１５のコンタクト
ホールでそれぞれ接続されている。第２図（ａ）、（ｂ
）は、入出力信号を前記第１図に示されるパッドから１
層目の配線層で引き出した場合の実施例を示すそれぞれ
平面図、断面図である。第２図に示されるように、前記
第１図に示されるパッドにおいてすべでの配線層が配置
接続されている為、チップ面積を増加することなく入出
力信号をパッドから直接１層目の配線層２６で引き出す
ことができる。
施例を示すそれぞれ平面図、断面図である。第１図にお
いて、１１は３層目配線層、１２は２層目配線層、１３
は１層目配線層であり、前記１１と１２とは１４のコン
タクトホールで、前記１２と１３とは１５のコンタクト
ホールでそれぞれ接続されている。第２図（ａ）、（ｂ
）は、入出力信号を前記第１図に示されるパッドから１
層目の配線層で引き出した場合の実施例を示すそれぞれ
平面図、断面図である。第２図に示されるように、前記
第１図に示されるパッドにおいてすべでの配線層が配置
接続されている為、チップ面積を増加することなく入出
力信号をパッドから直接１層目の配線層２６で引き出す
ことができる。
また、２層目、３層目の配線層で入出力信号を取り出す
場合においても同様の事が言える０以上、パッドにすべ
ての配線層が配置接続されている為、チップ面積が増加
することなく入出力信号をパッドから任意の入出力配線
層で直接引き出すことができ、さらに以下の様な効果が
ある。
場合においても同様の事が言える０以上、パッドにすべ
ての配線層が配置接続されている為、チップ面積が増加
することなく入出力信号をパッドから任意の入出力配線
層で直接引き出すことができ、さらに以下の様な効果が
ある。
１、各配線層間を接続するコンタクトホールの面積はチ
ップ面積に影響を与えることな〈従来例に比べ大きくと
れ、この為、前記コンタクトホールにおける許容電流値
は大きくなり配線溶断を防止することができる。
ップ面積に影響を与えることな〈従来例に比べ大きくと
れ、この為、前記コンタクトホールにおける許容電流値
は大きくなり配線溶断を防止することができる。
２、各配線層間の接続部の厚さはすべての配線層が重な
る為従来例に比べ厚くなり、この為、各配線層間の接続
抵抗は小さくなりスピードは速くなる。
る為従来例に比べ厚くなり、この為、各配線層間の接続
抵抗は小さくなりスピードは速くなる。
３、ボンディングの際のワイヤーボールとパッドとの接
触面積は従来の平面的な接触に比べ立体的な接触である
為大きくなり、この為、接触抵抗は小さくなりスピード
は速くなる。
触面積は従来の平面的な接触に比べ立体的な接触である
為大きくなり、この為、接触抵抗は小さくなりスピード
は速くなる。
以上、３層配線を有する半導体装置で説明したが、前記
実施例に限らず３層以外の多層配線層を有する場合にお
いても、パッドにすべての配線層を配置接続することに
より同様の事が言える。
実施例に限らず３層以外の多層配線層を有する場合にお
いても、パッドにすべての配線層を配置接続することに
より同様の事が言える。
以上１本発明によれば、多層の配線層を有する半導体装
置において、パッドにすべての配線層を配置接続するこ
とにより以下の様な効果がある。
置において、パッドにすべての配線層を配置接続するこ
とにより以下の様な効果がある。
１、チップ面積が増加することなく入出力信号なパッド
から任意の配線層で直接取り出すことができる。
から任意の配線層で直接取り出すことができる。
２、各配線層間を接続するコンタクトホールの面積はチ
ップ面積に影響を与えることな〈従来例に比べ大きくと
れ、この為、前記コンタクトホールにおける許容電流値
は大きくなり配線溶断を防止することができる。
ップ面積に影響を与えることな〈従来例に比べ大きくと
れ、この為、前記コンタクトホールにおける許容電流値
は大きくなり配線溶断を防止することができる。
３、各配線層間の接続部の厚さはすべての配線層が重な
る為従来例に比べ厚くなり、この為、各配線層間の接続
抵抗は小さくなりスピードは速くなる。
る為従来例に比べ厚くなり、この為、各配線層間の接続
抵抗は小さくなりスピードは速くなる。
４、ボンディングの際のワイヤーボールとパッドとの接
触面積は従来の平面的な接触に比べ立体的な接触である
為大きくなり、この為、接触抵抗は小さくなりスピード
は速くなる。
触面積は従来の平面的な接触に比べ立体的な接触である
為大きくなり、この為、接触抵抗は小さくなりスピード
は速くなる。
の基本的な実施例を示すそれぞれ平面図、断面図、第３
図（ａ）、（ｂ）は、従来例を示すそれぞれ平面図、断
面図。
図（ａ）、（ｂ）は、従来例を示すそれぞれ平面図、断
面図。
１ ｌ 、
ｌ ２、
ｌ ３．
１４．
２１．
２２．
２２、
ｌ ５．
３１ ・ ・ ・ ・
３２ ・ ・ ・ ・
２６、３２ ・
２４、２５、
・３層目配線層
・２層目配線層
・１層目配線層
３４．３５
・コンタクトホール
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 上 柳 雅 誉（他１名）
第１図（ａ）、（ｂ）は、本発明のパッドの基本的な実
施例を示すそれぞれ平面図、断面図、第２図（ａ）、（
ｂ）は、入出力信号の取り出し法（Ｏ−） （ｂ） 塾１）乞 （Ｆ）） 阜２１幻
施例を示すそれぞれ平面図、断面図、第２図（ａ）、（
ｂ）は、入出力信号の取り出し法（Ｏ−） （ｂ） 塾１）乞 （Ｆ）） 阜２１幻
Claims (1)
- 【特許請求の範囲】 ａ）半導体集積回路（以下ＩＣと略す）において、 ｂ）少なくとも２層以上の金属配線層と、 ｃ）ＩＣ外部機器とＩＣとをワイヤー接続する為の金属
接続部（以下パッドと略す）とを有し、ｄ）前記パッド
が前記少なくとも２層以上の金属配線層すべてを具備し
、かつ、前記少なくとも２層以上の金属配線層すべてを
コンタクトホールにて接続して構成され、 ｅ）かつ、ＩＣ内部の任意の金属配線層と前記パッドと
を直接接続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219118A JPH0267729A (ja) | 1988-09-01 | 1988-09-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219118A JPH0267729A (ja) | 1988-09-01 | 1988-09-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267729A true JPH0267729A (ja) | 1990-03-07 |
Family
ID=16730527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63219118A Pending JPH0267729A (ja) | 1988-09-01 | 1988-09-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267729A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10154708A (ja) * | 1996-11-18 | 1998-06-09 | Samsung Electron Co Ltd | 半導体デバイスのパッド構造 |
| US5903058A (en) * | 1996-07-17 | 1999-05-11 | Micron Technology, Inc. | Conductive bumps on die for flip chip application |
-
1988
- 1988-09-01 JP JP63219118A patent/JPH0267729A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903058A (en) * | 1996-07-17 | 1999-05-11 | Micron Technology, Inc. | Conductive bumps on die for flip chip application |
| JPH10154708A (ja) * | 1996-11-18 | 1998-06-09 | Samsung Electron Co Ltd | 半導体デバイスのパッド構造 |
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